A digital PLL circuit includes a phase frequency detector, a bandwidth calibrator, a digital loop filter and a digital controlled oscillator. The phase frequency detector generates the first detection value and the second detection value, and each of the first detection value and the second detection value is sequentially correlated with the phase of the reference signal and the phase of the feedback signal. The bandwidth calibrator amplifies the signal level gain of the second detection value to generate the amplified detection value, and adjusts the gain value based on the first detection value. Digital loop filters generate digital codes based on amplified detection values. The digital controlled oscillator generates an output signal with a frequency corresponding to the digital code. The feedback signal is generated based on the output signal and is fed back to the phase frequency detector.
【技术实现步骤摘要】
调整数字增益以使环路带宽保持一致的数字锁相环电路相关申请的交叉引用本申请要求于2017年6月19日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0077428号的优先权,其公开内容通过引用整体并入本文。
本公开的示例实施例涉及电子电路,并且更具体地涉及数字锁相环电路的操作和配置。
技术介绍
近年来,正在使用各种电子装置。电子装置根据其中包括的各种电子电路的操作来执行其自身的功能。随着半导体工艺的单位尺寸减小并且半导体装置的集成度增加,用于电子电路的操作电压变低,并且泄漏电流的量增加。出于这个原因,正在根据数字设计技术而不是模拟设计技术来设计电子电路。根据数字设计技术设计的同步电子电路响应于时钟信号而操作。可以精确地控制时钟信号以确定电子电路的操作时序。采用锁相环电路通过使外部时钟信号与内部时钟信号同步来控制时钟信号的相位和频率。同时,由于半导体工艺的小型化,数字锁相环电路正在取代模拟锁相环电路。由于电路配置简单,一些数字锁相环电路被广泛采用。然而,数字锁相环电路的输出变化会影响环路带宽,并且环路带宽会容易受到工艺-电压-温度(PVT)变化的影响。当数字锁相环电路的特性劣化时,可能难以精确地控制时钟信号。
技术实现思路
本公开的示例实施例可以提供能够调整数字增益以使环路带宽保持一致的数字锁相环电路的配置和操作。在一些示例实施例中,数字锁相环电路可以包括相位频率检测器、带宽校准器、数字环路滤波器和数字控制振荡器。相位频率检测器可以产生与参考信号的第一相位和反馈信号的第二相位之间的顺序相关联的第一检测值。相位频率检测器可以响应于参考信号而根据第一检 ...
【技术保护点】
1.一种数字锁相环电路,包括:相位频率检测器,其被配置为,产生与参考信号的第一相位和反馈信号的第二相位之间的顺序相关联的第一检测值,并且响应于所述参考信号基于所述第一检测值来产生第二检测值;带宽校准器,其被配置为,将所述第二检测值的信号电平放大增益值,以产生放大的检测值,并且基于所述第一检测值来调整所述增益值;数字环路滤波器,其被配置为基于所述放大的检测值来产生数字码;以及数字控制振荡器,其被配置为产生具有与所述数字码相对应的频率的输出信号,其中,所述反馈信号基于所述输出信号产生并被反馈到所述相位频率检测器。
【技术特征摘要】
2017.06.19 KR 10-2017-00774281.一种数字锁相环电路,包括:相位频率检测器,其被配置为,产生与参考信号的第一相位和反馈信号的第二相位之间的顺序相关联的第一检测值,并且响应于所述参考信号基于所述第一检测值来产生第二检测值;带宽校准器,其被配置为,将所述第二检测值的信号电平放大增益值,以产生放大的检测值,并且基于所述第一检测值来调整所述增益值;数字环路滤波器,其被配置为基于所述放大的检测值来产生数字码;以及数字控制振荡器,其被配置为产生具有与所述数字码相对应的频率的输出信号,其中,所述反馈信号基于所述输出信号产生并被反馈到所述相位频率检测器。2.根据权利要求1所述的数字锁相环电路,其中:当所述第一相位滞后于所述第二相位时,所述第一检测值具有第一逻辑值,并且当所述第一相位超前于所述第二相位时,所述第一检测值具有第二逻辑值。3.根据权利要求1所述的数字锁相环电路,其中,所述相位频率检测器包括:第一逻辑电路,其被配置为响应于所述参考信号而输出第一输出;第二逻辑电路,其被配置为响应于所述反馈信号而输出第二输出;以及第三逻辑电路,其被配置为响应于所述第二输出产生所述第一输出作为所述第一检测值。4.根据权利要求3所述的数字锁相环电路,其中,所述相位频率检测器还包括:第四逻辑电路,其被配置为基于所述第一输出和所述第二输出输出复位信号,使得所述第一逻辑电路和所述第二逻辑电路的状态被复位;以及第五逻辑电路,其被配置为响应于所述参考信号而产生从所述第三逻辑电路输出的所述第一检测值作为所述第二检测值。5.根据权利要求1所述的数字锁相环电路,其中:当所述第一检测值的逻辑值从第一逻辑值改变成第二逻辑值时,所述第二检测值的逻辑值保持在所述第一逻辑值。6.根据权利要求5所述的数字锁相环电路,其中:响应于所述第一检测值的逻辑值的变化,所述第二检测值的逻辑值从所述第一逻辑值改变成所述第二逻辑值。7.根据权利要求6所述的数字锁相环电路,其中:当所述第二检测值的逻辑值从所述第一逻辑值改变成所述第二逻辑值时,所述第一检测值的逻辑值保持在所述第二逻辑值。8.根据权利要求1所述的数字锁相环电路,其中:随着所述反馈信号的频率的变化量变得小于第一参考值,在第一参考时间内所述第一检测值的第一逻辑值的数量与所述第一检测值的第二逻辑值的数量之比收敛到1:1,并且随着所述反馈信号的频率的变化量变得大于第二参考值,在第二参考时间内所述第一检测值的第一逻辑值的数量与所述第一检测值的第二逻辑值的数量之比收敛到1:N,N为大于1的实数。9.根据权利要求8所述的数字锁相环电路,其中:随着所述反馈信号的频率的变化量收敛到所述第一参考值和所述第二参考值之间的第三参考值,在第三参考时间内所述第一检测值的第一逻辑值的数量与所述第一检测值的第二逻辑值的数量之比收敛到1:M,M是1和N之间的实数。10.根据权利要求1所述的数字锁相环电路,其中:无论...
【专利技术属性】
技术研发人员:秋康烨,俞元植,金友石,金志炫,金泰翼,金炫益,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:韩国,KR
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