一种3D NAND存储器件及其制造方法技术

本发明专利技术提供一种3D NAND存储器件及其制造方法，在形成存储单元串以及存储单元串上的导电层之后，形成掩膜层，掩膜层中同时具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形，以该掩膜层为掩蔽，进行第一刻蚀，在该次刻蚀中，将在导电层上形成导电层接触孔，而在台阶区仅形成打开台阶区部分深度的台阶接触开口，而后，在台阶接触开口及导电层接触孔的侧壁上形成阻挡层，进而，仍以该掩膜层为掩蔽，进行台阶区的第二刻蚀，以便形成台阶接触孔。该方法降低了制造成本且有效控制工艺质量，保证器件质量和性能。

A 3D NAND Memory Device and Its Manufacturing Method

The invention provides a 3D NAND memory device and its manufacturing method. After forming the conductive layer on the memory cell string and the memory cell string, a mask layer is formed. The mask layer has both a step contact pattern located in the step area and a conductive layer contact pattern located in the core storage area. The mask layer is used as a mask for the first etching, in which the conductive layer will be etched. A contact hole of conductive layer is formed on the top, while only a step contact opening with a part of the depth of the step area is formed in the step area. Then a barrier layer is formed on the side wall of the step contact opening and the contact hole of conductive layer. Then, the second etching of the step area is carried out under the cover of the mask layer in order to form a step contact hole. This method reduces the manufacturing cost and effectively controls the process quality to ensure the quality and performance of devices.

【技术实现步骤摘要】
一种3DNAND存储器件及其制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种3DNAND存储器件及其制造方法。
技术介绍
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3DNAND存储器件。在3DNAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为台阶结构，核心存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆叠式的3DNAND存储器件。随着3DNAND存储器件的不断发展，如何降低制造成本，同时能够有效控制工艺质量，提高器件性能，仍是3DNAND存储器件发展中研究重点。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种3DNAND存储器件及其制造方法，降低制造成本且有效控制工艺质量。为实现上述目的，本专利技术有如下技术方案：一种3DNAND存储器件的制造方法，包括：提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述台阶结构上形成有填充所述台阶区的第一介质层，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述第一介质层、核心存储区及导电层上覆盖有第二介质层；在所述第二介质层上形成掩膜层，所述掩膜层中具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形；以所述掩膜层为掩蔽，进行对所述第二介质层进行第一刻蚀，以在所述第二介质层中形成导电层接触孔，以及台阶接触开口；在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层；以所述掩膜层为掩蔽，对所述台阶区进行第二刻蚀，以形成台阶接触孔，所述阻挡层在所述第二刻蚀过程中具有刻蚀选择性。可选地，所述台阶接触图形较所述导电层接触图形具有更大的尺寸。可选地，所述绝缘层、第一介质层和第二介质层的材料为氧化硅可选地，所述导电层的材料为多晶硅。可选地，所述在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层，包括：进行氮元素的离子注入，以将所述导电层接触孔以及所述台阶接触开口的内壁表面转化为氮化物；去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，以在所述导电层接触孔以及台阶接触开口的侧壁上形成氮化物的阻挡层。可选地，所述离子注入为多角度离子注入。可选地，所述去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，包括：采用各向异性刻蚀去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物。可选地，在形成所述台阶接触孔之后，还包括：在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。可选地，所述在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部，包括：同时进行所述导电层接触孔和所述台阶接触孔填充，以在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。一种3DNAND存储器件，包括：衬底；衬底上绝缘层与栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区；形成于所述台阶区的台阶结构；位于所述台阶结构上、填充所述台阶区的第一介质层；形成于所述存储区中的存储单元串；位于所述存储单元串上的导电层；覆盖所述导电层、核心存储区以及第一介质层的第二介质层；位于所述导电层上、贯穿所述第二介质层的导电层接触部；位于所述台阶结构中栅极层上的台阶接触部；在所述导电层接触部以及部分高度的台阶接触部与所述第二介质层之间的阻挡层，所述阻挡层与所述第二介质层、第一介质层以及绝缘层具有刻蚀选择性。本专利技术实施例提供的3DNAND存储器件及其制造方法，在形成存储单元串以及存储单元串上的导电层之后，形成掩膜层，掩膜层中同时具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形，以该掩膜层为掩蔽，进行第一刻蚀，在该次刻蚀中，将在导电层上形成导电层接触孔，而在台阶区仅形成打开台阶区部分深度的台阶接触开口，而后，在台阶接触开口及导电层接触孔的侧壁上形成阻挡层，进而，仍以该掩膜层为掩蔽，进行台阶区的第二刻蚀，以便形成台阶接触孔。而由于阻挡层在该第二刻蚀中具有刻蚀选择性，避免第二刻蚀过程中，避免第二刻蚀对已形成的导电层接触孔的形貌的影响，同时，避免刻蚀粒子的折射导致台阶接触孔碗形形貌的出现，有效控制工艺质量。这样，利用一张掩膜版即可形成台阶接触孔以及导电层接触孔，降低制造成本且有效控制工艺质量，保证器件质量和性能。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1示出了根据本专利技术实施例3DNAND存储器件的制造方法的流程示意图；图2-8示出了根据本专利技术实施例的制造方法形成存储器件过程中的结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，在3DNAND存储器件的应用中，希望能够在降低制造成本的同时，能够有效控制工艺质量，提高器件性能。为此，本申请提出了一种3DNAND存储器件的制造方法，在形成存储单元串以及存储单元串上的导电层之后，形成掩膜层，掩膜层中同时具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形，以该掩膜层为掩蔽，进行第一刻蚀，在该次刻蚀中，将在导电层上形成导电层接触孔，而在台阶区仅形成打开台阶区部分深度的台阶接触开口，而后，在台阶接触开口及导电层接触孔的侧壁上形成阻挡层，进而，仍以该掩膜层为掩蔽，进行台阶区的第二刻蚀，以便形成台阶接触孔。而由于阻挡层在该第二刻蚀中具有刻蚀选择性，避免第二刻蚀过程中，避免第二刻蚀对已形成的导电层接触孔的形貌的影响，同时，避免刻蚀粒子的折射导致台阶接触孔碗形(bowing)形貌的出现，有效控制工艺质量。这样，利用一张掩膜版即可形成台阶接触孔以及导电层接触孔，降低制造成本且有效控制工艺质量，保证器件质量和性能。为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-8对具体的实施例进行详细的描述。在步骤S01，提供衬底100，所述衬底100上形成有绝缘层104与栅极层102交替层叠的堆叠层110，所述堆叠层110包括核心存储区1101以及台阶区1102，所述台阶区1102形成有台阶结构120，所述台阶结构120上形成有填充有所述台阶区1102的第一介质层130，所述核心存储区1101中形成有存储单元串150，所述存储单元串150上设置本文档来自技高网...

【技术保护点】
1.一种3D NAND存储器件的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述台阶结构上形成有填充所述台阶区的第一介质层，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述第一介质层、核心存储区及导电层上覆盖有第二介质层；在所述第二介质层上形成掩膜层，所述掩膜层中具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形；以所述掩膜层为掩蔽，进行对所述第二介质层进行第一刻蚀，以在所述第二介质层中形成导电层接触孔，以及台阶接触开口；在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层；以所述掩膜层为掩蔽，对所述台阶区进行第二刻蚀，以形成台阶接触孔，所述阻挡层在所述第二刻蚀过程中具有刻蚀选择性。

【技术特征摘要】
1.一种3DNAND存储器件的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述台阶结构上形成有填充所述台阶区的第一介质层，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述第一介质层、核心存储区及导电层上覆盖有第二介质层；在所述第二介质层上形成掩膜层，所述掩膜层中具有位于台阶区的台阶接触图形以及位于核心存储区的导电层接触图形；以所述掩膜层为掩蔽，进行对所述第二介质层进行第一刻蚀，以在所述第二介质层中形成导电层接触孔，以及台阶接触开口；在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层；以所述掩膜层为掩蔽，对所述台阶区进行第二刻蚀，以形成台阶接触孔，所述阻挡层在所述第二刻蚀过程中具有刻蚀选择性。2.根据权利要求1所述的制造方法，其特征在于，所述台阶接触图形较所述导电层接触图形具有更大的尺寸。3.根据权利要求1所述的制造方法，其特征在于，所述绝缘层、第一介质层和第二介质层的材料为氧化硅。4.根据权利要求3所述的制造方法，其特征在于，所述导电层的材料为多晶硅。5.根据权利要求4所述的制造方法，其特征在于，所述在所述导电层接触孔以及台阶接触开口的侧壁上形成阻挡层，包括：进行所述氮元素的离子注入，以将所述导电层接触孔以及所述台阶接触开口的内壁表面转化为氮化物；去除所述导电层接触孔以及所述台阶接触开口的底壁上的氮化物，以在所述导电层接触孔以及...

【专利技术属性】
技术研发人员：张文杰，王玉岐，宋宏光，刘立芃，袁野，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42