集成电路的重配置电路及其方法技术

本申请涉及集成电路领域，公开了一种集成电路的重配置电路及其方法。系统进入用户模式后，用户逻辑模块根据重配置需求输出重配置信号，重配选择逻辑模块根据该重配置信号输出重配置控制信号，多路配置码流配置寄存器模块根据该重配置信号输出重配置码流的信息，闪存读取控制逻辑模块根据该重配置控制信号和该重配置码流的信息从闪存中读取重配置数据，配置逻辑模块将该重配置数据配置到该集成电路中以实现该集成电路的重配置。本申请涉及的电路和方法能够在集成电路正常工作时，根据系统需要自动选择新的配置码流重新配置该集成电路以实现新的功能，大大增加了系统设计的灵活性和多功能性。

【技术实现步骤摘要】
集成电路的重配置电路及其方法
本申请涉及集成电路领域，特别涉及一种集成电路的重配置电路及其方法技术。
技术介绍
当系统变的越来越复杂，设计者要求用尽可能少的成本做更多的事情，以FPGA为例，FPGA虽然具有很多灵活性，但越来越苛刻的成本、电路板空间和功耗限制要求更加高效的设计策略。但现在的FPGA的系统中往往只在配置存储器上保存一个配置码流，或者在比较高级的系统中提供更新原配置码流的功能但需要通过外部触发重新下载才能启动新功能，这不仅增加了系统的设计成本，更影响了系统的稳定性。如果能让FPGA在使用中，智能的选择加载某个配置文件而实现某种特定功能，这将大大增加FPGA的设计灵活性，使其能够在同一系统(如电路板)中实现不同功能动态切换功能。在电路板设计中，大多数FPGA系统采用SPINorFlash作为配置存储器，随着器存储量越来越大，成本越来越便宜，可以将多个设计配置文件放其中，这也对重配置提供了可能。
技术实现思路
本申请的目的在于提供一种集成电路的重配置电路及其方法，能够在集成电路正常工作时，根据系统需要自动选择新的配置码流重新配置该集成电路以实现新的功能，大大增加了系统设计的灵活性本文档来自技高网...

【技术保护点】
1.一种集成电路的重配置电路，其特征在于，包括：用户逻辑模块，用于根据重配置需求输出重配置信号；重配选择逻辑模块，与所述用户逻辑模块耦合，用于根据所述重配置信号输出重配置控制信号，所述重配置控制信号包括时钟和控制命令；多路配置码流配置寄存器模块，与所述重配选择逻辑模块耦合，用于根据所述重配置信号输出重配置码流的信息；闪存读取控制逻辑模块，与所述多路配置码流配置寄存器模块耦合，用于根据所述重配置控制信号和所述重配置码流的信息从闪存中读取重配置数据；配置逻辑模块，分别与所述闪存读取控制逻辑模块和所述用户逻辑模块耦合，用于将所述重配置数据配置到所述集成电路中，以实现该集成电路的重配置。

【技术特征摘要】
2018.02.27 CN 20181016067081.一种集成电路的重配置电路，其特征在于，包括：用户逻辑模块，用于根据重配置需求输出重配置信号；重配选择逻辑模块，与所述用户逻辑模块耦合，用于根据所述重配置信号输出重配置控制信号，所述重配置控制信号包括时钟和控制命令；多路配置码流配置寄存器模块，与所述重配选择逻辑模块耦合，用于根据所述重配置信号输出重配置码流的信息；闪存读取控制逻辑模块，与所述多路配置码流配置寄存器模块耦合，用于根据所述重配置控制信号和所述重配置码流的信息从闪存中读取重配置数据；配置逻辑模块，分别与所述闪存读取控制逻辑模块和所述用户逻辑模块耦合，用于将所述重配置数据配置到所述集成电路中，以实现该集成电路的重配置。2.根据权利要求1所述的重配置电路，其特征在于，还包括：上电时配置码流配置寄存器模块，分别与所述多路配置码流配置寄存器模块和所述闪存读取控制逻辑模块耦合，用于在系统重新上电时从闪存的默认地址加载重配置控制信号和重配置码流的信息；包含第一输入端、第二输入端、控制端和输出端的多路选择器，所述第一输入端与所述多路配置码流配置寄存器模块耦合，所述第二输入端与所述上电配置码流配置寄存器模块耦合，所述控制端与所述重配选择逻辑模块耦合，所述输出端与所述闪存读取控制逻辑模块耦合；上电检查模块，与所述上电时配置码流配置寄存器模块耦合，用于检查电源电压是否正常以决定是否启动该集成电路。3.根据权利要求1所述的重配置电路，其特征在于，所述用户逻辑模块中预先存储一张功能列表，当从所述功能列表中选中某一功能选项后通过译码启动所述重配选择逻辑模块以产生所述重配置控制信号，并将所述译码后的信息输入到所述多路配置码流配置寄存器模块中以选择所述重配置码流的信息，其中，所述功能列表在集成电路上电后无需外部触发信号的情况下从所述闪存读取。4.根据权利要求2所述的...

【专利技术属性】
技术研发人员：仇斌，
申请(专利权)人：上海安路信息科技有限公司，
类型：发明
国别省市：上海,31