基于SIOU的微总线型DSP电路架构制造技术

本发明专利技术公开了一种基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元，SIOU微总线包括串行输入输出单元，至少一个信号运算单元挂接在SIOU微总线上。SIOU微总线的数据输入端用于输入数据信号，至少一个信号运算单元用于对输入的数据信号进行运算，SIOU微总线的数据输出端用于输出运算后的数据信号，SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。相较于现有技术，本发明专利技术通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在FPGA芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。耗要求较高的场景中。耗要求较高的场景中。

【技术实现步骤摘要】
基于SIOU的微总线型DSP电路架构


[0001]本专利技术涉及集成电路设计
，尤其涉及一种基于SIOU的微总线型DSP电路架构。

技术介绍

[0002]数字信号处理(Digital Signal Processing,DSP)技术在包括计算机、通信、图像处理及人工智能等领域得到了广泛应用。通用的数字信号处理器无法灵活高效地适用于各种应用。在FPGA(Field Programmable Gate Arrary,现场可编程门阵列)中使用可编程逻辑可以实现各种数字信号处理中的功能，但是对于精度、速度及功耗要求较高的应用中，其劣势显露无疑。为此，通过在FPGA中嵌入硬核DSP实现数字信号处理功能，使其可以应用于精度、速度及功耗要求较高的场景中。然而，如图1所示，现有的FPGA结构中DSP数据处理流均大致采用加乘加的结构，存在结构单一且运算单元数量固定的问题。

技术实现思路

[0003]本专利技术目的在于，提供一种基于SIOU的微总线型DSP电路架构，通过基于串行输入输出单元(Serial Input Output Unit,SIOU)的微总线结构上挂载多种信号运算单元(Signal Processing Unit,SPU)，实现灵活的DSP结构，根据需要选择挂载单元的功能及数量，并可灵活拼接各信号运算单元以实现各种组合功能。
[0004]为实现上述目的，本专利技术实施例提供的基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元，所述SIOU微总线包括串行输入输出单元，至少一个所述信号运算单元挂接在所述SIOU微总线上；
[0005]所述SIOU微总线的数据输入端用于输入数据信号，至少一个所述信号运算单元用于对输入的数据信号进行运算，所述SIOU微总线的数据输出端用于输出运算后的数据信号，所述SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。
[0006]在某一个实施例中，所述串行输入输出单元包括寄存器选择器阵列；
[0007]所述寄存器选择器阵列包括多级寄存器和多路选择器，多级所述寄存器级联，且各级所述寄存器的输出端分别与所述多路选择器的多路输入端相连接，首级所述寄存器用于输入初始数据信号，所述多路选择器用于接收所述初始数据信号以及多级所述寄存器输出的数据信号，并进行选择输出。
[0008]在某一个实施例中，各级所述寄存器包括一个D触发器和多个四路选择器；
[0009]所述D触发器的输入端用于接收初始数据信号或上一级所述寄存器输出的数据信号，所述D触发器的时钟信号输入端用于接收时钟信号，所述D触发器的使能端、复位端、置位端分别与多个所述四路选择器的输出端相连接，所述D触发器的输出端与下一级所述寄存器的输入端或所述多路选择器的多路输入端相连接。
[0010]在某一个实施例中，所述多路选择器的控制输入端所输入的控制端信号为所述FPGA芯片工作时变化的动态选择，或者为所述FPGA芯片上电加载后就固定的静态选择。
[0011]在某一个实施例中，所述寄存器选择器阵列的数量为多个，多个所述寄存器选择器阵列的数量与多个所输入的数据信号的数量一一对应，并用于分别寄存和选择多个输入的数据信号，并分别输出至至少一个所述信号运算单元。
[0012]或者，所述寄存器选择器阵列的数量为一个，一个所述寄存器选择器阵列用于寄存和选择多个输入的数据信号，并输出至至少一个所述信号运算单元。
[0013]在某一个实施例中，所述寄存器选择器阵列还用于接收多个所述信号运算单元的输出，以对运算后的数据信号进行拼接。
[0014]在某一个实施例中，所述信号运算单元为多个，多个所述信号运算单元的功能不同；
[0015]每个所述信号运算单元独立对输入的数据信号进行运算；或者，下一个所述信号运算单元还用于接收上一个所述信号运算单元的输出，以对上一个所述信号运算单元运算后的数据信号进行运算。
[0016]在某一个实施例中，多个所述信号运算单元包括两数加减器、二进制补码乘法器、三输入带进位加法器和逻辑运算器。
[0017]在某一个实施例中，所述三输入带进位加法器包括四个二路选择器、四个功能单元和一个三路加减器；
[0018]四个所述功能单元分别与四个所述二路选择器的其中一个输入端相连接，其中三个所述二路选择器的输出端分别与所述三路加减器的三路输入端相连接，最后一个所述二路选择器的输出端与所述三路加减器的进位输入端相连接，所述三路加减器的控制输入端与所述FPGA芯片相连接。
[0019]在某一个实施例中，四个所述功能单元分别为扩展单元、移位单元、常数单元和取反单元。
[0020]相较于现有技术，本专利技术实施例中的基于SIOU的微总线型DSP电路架构，通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在可编程逻辑阵列(Field Programmable Gate Array,FPGA)芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。
附图说明
[0021]为了更清楚地说明本专利技术的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1是现有技术中的加乘加DSP结构示意图；
[0023]图2是本专利技术某一实施例提供的基于SIOU的微总线型DSP电路整体架构示意图；
[0024]图3是本专利技术某一实施例提供的基于SIOU的微总线型DSP电路架构中的SIOU微总线结构示意图；
[0025]图4是本专利技术某一实施例提供的基于SIOU的微总线型DSP电路架构中的REG控制信号选择结构示意图；
[0026]图5是本专利技术某一具体实施例提供的基于SIOU的微总线型DSP电路整体架构示意
图；
[0027]图6是本专利技术某一实施例提供的两数加减器AU电路结构示意图；
[0028]图7是本专利技术某一实施例提供的三输入带进位加法器TU电路结构示意图；
[0029]图8是本专利技术某一实施例提供的二进制补码乘法器MU电路结构示意图；
[0030]图9是本专利技术某一实施例提供的逻辑运算器LU电路结构示意图；
[0031]图10是本专利技术另一实施例提供的三输入带进位加法器TU电路结构示意图。
具体实施方式
[0032]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]应当理解，文中所使用的步骤编号仅是为了方便描述，不对作为对步骤执行先后顺序的限本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于SIOU的微总线型DSP电路架构，其特征在于，包括SIOU微总线和至少一个信号运算单元，所述SIOU微总线包括串行输入输出单元，至少一个所述信号运算单元挂接在所述SIOU微总线上；所述SIOU微总线的数据输入端用于输入数据信号，至少一个所述信号运算单元用于对输入的数据信号进行运算，所述SIOU微总线的数据输出端用于输出运算后的数据信号，所述SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。2.根据权利要求1所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述串行输入输出单元包括寄存器选择器阵列；所述寄存器选择器阵列包括多级寄存器和多路选择器，多级所述寄存器级联，且各级所述寄存器的输出端分别与所述多路选择器的多路输入端相连接，首级所述寄存器用于输入初始数据信号，所述多路选择器用于接收所述初始数据信号以及多级所述寄存器输出的数据信号，并进行选择输出。3.根据权利要求2所述的基于SIOU的微总线型DSP电路架构，其特征在于，各级所述寄存器包括一个D触发器和多个四路选择器；所述D触发器的输入端用于接收初始数据信号或上一级所述寄存器输出的数据信号，所述D触发器的时钟信号输入端用于接收时钟信号，所述D触发器的使能端、复位端、置位端分别与多个所述四路选择器的输出端相连接，所述D触发器的输出端与下一级所述寄存器的输入端或所述多路选择器的多路输入端相连接。4.根据权利要求2所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述多路选择器的控制输入端所输入的控制端信号为所述FPGA芯片工作时变化的动态选择，或者为所述FPGA芯片上电加载后就固定的静态选择。5.根据权利要求2所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述寄存器选择器阵列...

【专利技术属性】
技术研发人员：邓永国，
申请(专利权)人：上海安路信息科技有限公司，
类型：发明
国别省市：