绝缘体上硅衬底、半导体装置及其制造方法制造方法及图纸

本发明专利技术实施例涉及绝缘体上硅衬底、半导体装置及其制造方法。一种绝缘体上硅SOI衬底，其包含半导体衬底及多层多晶硅结构。所述多层多晶硅结构放置于所述半导体衬底上方。所述多层多晶硅结构包含：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在多晶硅层的各相邻对之间。

Silicon Substrate on Insulator, Semiconductor Device and Its Manufacturing Method

【技术实现步骤摘要】
绝缘体上硅衬底、半导体装置及其制造方法
本专利技术实施例涉及绝缘体上硅衬底、半导体装置及其制造方法。
技术介绍
通过各种制造操作(例如沉积、光刻、蚀刻、植入或类似物)在半导体衬底上制造半导体裸片。近年来，已经开发绝缘体上硅(SOI)衬底作为一替代衬底。SOI衬底具有通过绝缘层与底层处置硅晶片分离的装置硅层的衬底。SOI衬底具有例如减小的寄生电容、减小的功率消耗、减小的电流泄漏及在更高温下操作的增大能力的优点。处置硅晶片具有高电阻率，这允许满足一些应用要求(例如装置间隔离、无源装置质量因数等)。归因于处置硅晶片的低掺杂物，载子趋于邻近处置硅晶片与绝缘层之间的介面累积。施加到上覆装置的电压可与累积的载子相互作用，从而劣化上覆装置的性能。在一些应用(例如RF应用)中，RF信号可遭受串扰及非线性失真。
技术实现思路
本专利技术的一实施例揭露一种绝缘体上硅(SOI)衬底，其包括：半导体衬底；及多层多晶硅结构，其在所述半导体衬底上方，所述多层多晶硅结构包括：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在所述多个多晶硅层的各相邻对之间。本专利技术的一实施例揭露一种半导体装置，其包括：绝缘体上硅(SOI)衬底；及半导体组件，其在所述SOI衬底上方。所述绝缘体上硅(SOI)衬底包括：高电阻率处置衬底；多层富阱结构，其在所述高电阻率处置衬底上方；绝缘层，其在所述多层富阱结构上方。其中，所述多层富阱结构包括：多个富阱层，其彼此堆叠；及阻障层，其在所述多个富阱层的各相邻对之间。本专利技术的一实施例揭露一种用于制造绝缘体上硅(SOI)衬底的方法，其包括：接纳半导体衬底；使多层多晶硅结构形成于所述半导体衬底上方；及使埋入氧化物层及有源层形成于所述多层多晶硅结构上方。其中，所述多层多晶硅结构包括：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在所述多个多晶硅层的各相邻对之间。附图说明在结合附图阅读时，从以下详细描述最佳理解本揭露的实施例的方面。应注意，根据产业中的标准实践，各个结构未按比例绘制。实际上，为了论述的清楚起见，可任意增大或减小各个结构的尺寸。图1是绘示根据本揭露的一或多个实施例的各种方面的用于制造绝缘体上硅(SOI)衬底的方法的流程图。图2是绘示根据本揭露的一或多个实施例的各种方面的用于制造多层多晶硅结构的操作的流程图。图3A、3B、3C、3D、3E、3F及3G是根据本揭露的一或多个实施例的制造绝缘体上硅(SOI)衬底的各种操作的一者处的示意图。图4是根据本揭露的一些实施例的半导体装置的示意图。具体实施方式下列揭露提供用于实施所提供主题的不同装置的许多不同实施例或实例。下文描述元件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。举例来说，在下列描述中的第一装置形成于第二装置上方或上可包含其中所述第一装置及所述第二装置经形成为直接接触的实施例，且还可包含其中额外装置可形成在所述第一装置与所述第二装置之间，使得所述第一装置及所述第二装置可不直接接触的实施例。另外，本揭露可在各个实例中重复参考数字和/或字母。此重复是用于简单及清楚的目的且本身并不指示所论述的各项实施例和/或配置之间的关系。此外，为便于描述，可在本文中使用空间相对术语(例如“在……下方”、“在……下”、“下”、“在……上”、“上”、“在……上方”及类似者)以描述如图中所绘示的一个元件或装置与另一(若干)元件或装置的关系。空间相对术语旨在涵盖使用或操作中的装置除在图中描绘的定向以外的不同定向。设备可经另外定向(旋转90度或以其它定向)，且因此可同样解释本文中所使用的空间相对描述词。如本文中所使用，术语(例如“第一”、“第二”及“第三”)描述各种元件、组件、区域、层和/或区段，这些元件、组件、区域、层和/或区段不应受限于这些术语。这些术语可仅用以区分一个元件、组件、区域、层或区段与另一者。例如“第一”、“第二”及“第三”的术语当在本文中使用时，并非意指一序列或顺序，除非上下文清楚指示。如本文中所使用，术语“近似”、“大体上”、“大体的”及“约”用于描述并考量小变化。当结合事件或状况使用时，所述术语可指代其中确切地发生所述事件或状况的例项以及其中近似发生所述事件或状况的例项。例如，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)的变化的范围。例如，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么所述值可被视为“大体上”相同或相等。例如，“大体上”平行可指代相对于0°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°)的角度变化的范围。例如，“大体上”垂直可指代相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°)的角度变化的一范围。在本揭露的一或多个实施例中，提供具有多层富阱结构的复合衬底，所述多层富阱结构包含多个富阱层及一或多个阻障层。在一些实施例中，复合衬底可包含绝缘体上硅(SOI)衬底；富阱层可包含多晶硅层；且一或多个阻障层可包含氧化硅层。多层富阱结构的富阱层包含具有差排的晶体缺陷，其用以捕获半导体衬底中的载子。通过将载子捕获在多层富阱结构的晶体缺陷内，可减轻可导致对RF信号的非线性失真的寄生表面传导。多层富阱结构的阻障层可阻挡富阱层的裸片彼此邻接，且因此可帮助抑制裸片的再生长。凭借阻障层，可将富阱层的裸片控制为具有较小裸片尺寸及微粒结构，且因此可增大多层富阱结构的陷阱密度。图1是绘示根据本揭露的一或多个实施例的各种方面的用于制造绝缘体上硅(SOI)衬底的方法的流程图。方法100开始于其中接纳半导体衬底的操作110。方法100继续进行其中使多层多晶硅结构形成于半导体衬底上方的操作120。多层多晶硅结构可包含：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在多晶硅层的各相邻对之间。方法100继续进行其中使埋入氧化物层及有源层形成于多层多晶硅结构上方的操作130。方法100仅为实例，且并不旨在将本揭露限制于专利技术权利要求书中明确叙述的内容。可在方法100之前、期间及之后提供额外操作，且可针对方法的额外实施例替换、消除或移动所描述的一些操作。图2是绘示根据本揭露的一或多个实施例的各种方面的用于制造多层多晶硅结构的操作的流程图。操作120开始于其中使第一多晶硅层形成于半导体衬底上方的子操作122。操作120继续进行其中使原生氧化物层形成于第一多晶硅层上方的子操作124。操作120继续进行其中使第二多晶硅层形成于原生氧化物层上方的子操作126。在一些实施例中，子操作122、124及126可经多次循环以形成多晶硅层及原生氧化物层的更多堆叠。在一些实施例中本文档来自技高网...

【技术保护点】
1.一种绝缘体上硅SOI衬底，其包括：半导体衬底；及多层多晶硅结构，其在所述半导体衬底上方，所述多层多晶硅结构包括：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在所述多个多晶硅层的各相邻对之间。

【技术特征摘要】
2017.10.30 US 62/579,054;2018.01.03 US 15/861,4641.一种绝缘体上硅SOI衬底，其包括：半导体衬底；及多层多晶硅结构，其在所述半导体衬底上方，所述多层多晶硅结构包括：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在所述多个多晶硅层的各相邻对之间。2.根据权利要求1所述的SOI衬底，其进一步包括所述多层多晶硅结构上方的埋入氧化物层。3.根据权利要求1所述的SOI衬底，其中所述多晶硅层的数目在从2到6的范围内。4.根据权利要求1所述的SOI衬底，其中所述多晶硅层的各者的裸片尺寸小于或等于0.1微米。5.根据权利要求4所述的SOI衬底，其中所述多晶硅层的各者的所述裸片尺寸大体上在从0.03微米到0.1微米的范围内。6.根据权利要求1所述的SOI衬底，其中所述多...

【专利技术属性】
技术研发人员：吴政达，曾国华，王志豪，杜友伦，喻中一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71