一种多芯片混合功率运放结壳热阻测试方法技术

本发明专利技术提出一种多芯片混合功率运放结壳热阻测试方法，首先确定待测多芯片混合功率运放加热管脚以及热敏二极管；对N个芯片中的第i个芯片通加热电流使多芯片器件发热至热平衡状态，再分别对所有芯片接通测试电流；测得此时所有芯片各自的第i结壳热阻，其用Ri1‑RiN表示，相应地给多芯片器件施加第i功率Qi；重复前一个步骤步骤N次，i为从1取到N的整数；根据测得的所有结壳热阻RiN和所述的i个施加功率Q1‑QN，确定因测定结壳热阻而引起的N次多芯片器件的温度变化ΔT1‑ΔTN；根据所确定的所有的温度变化ΔT1‑ΔTN和所有的施加功率Q1～QN，确定多芯片器件的结壳热阻RN；对芯片接通测试电流。本发明专利技术可以对对于集成电路产品，特别是针对多芯片封装的集成电路产品，提供热阻测试方法。

A Method for Measuring the Thermal Resistance of Multi-Chip Hybrid Power Operational Amplifier Crusts

The invention proposes a method for measuring the thermal resistance of multi-chip hybrid power operational amplifier crusts. Firstly, the heating pin and the thermal diode of the multi-chip hybrid power operational amplifier to be tested are determined; the heating current of the first chip in N chips makes the multi-chip devices heat to the thermal equilibrium state, and then the test current is connected to all chips separately; at this time, the thermal resistance of the first shell of all chips is measured, and the thermal resistance of the first chip is measured. Repeat the previous step N times, I is an integer from 1 to N. According to the measured thermal resistance RiN of all the crusts and the power Q1 QN of the I mentioned, determine the temperature change of N times of multi-chip devices caused by the measurement of thermal resistance of the crusts T1 TN; and all the temperature changes T1 TN and the location of the multi-chip devices. Some of them apply power Q1-QN to determine the thermal resistance RN of multi-chip devices, and turn on the chip to test the current. The invention can provide a thermal resistance test method for integrated circuit products, especially for integrated circuit products encapsulated by multi-chip.

【技术实现步骤摘要】
一种多芯片混合功率运放结壳热阻测试方法
本专利技术属于半导体器件封装与测试
，特别针对多芯片混合功率运放结壳热阻测试领域，特别涉及一种多芯片混合功率运放结壳热阻测试方法。
技术介绍
半导体集成电路的热阻测试采用在芯片上设计专门的热阻测试模块来完成，其原理是在芯片上设计包含加热单元模块和和温度敏感测量单元模块，在加热单元模块上施加额定的功率，使整个芯片发热产生热源，然后对温度敏感单元电压与温度的关系进行测量，最后利用公式计算出结壳热阻，该方法需要制作专门的热阻测试单元。但此种方法使用热阻测试芯片进行热阻测试时，需要单独进行设计、流片和封装，这严重影响了测试的效率，并且不能对集成电路热阻特性进行百分之百的筛选。目前，针对二极管和三极管有较好的解决方法和成熟设备，能够准确测试二极管和三极管的结壳热阻，但是，对于集成电路产品，特别是针对多芯片封装的集成电路产品，没有相关的热阻测试设备。
技术实现思路
本专利技术所要解决的技术问题在于提供的一种多芯片混合功率运放结壳热阻测试方法,为了解决上述技术问题，本专利技术所采用的技术解决方案是：提出一种多芯片混合功率运放结壳热阻测试方法，首先确定待测多芯片混合功率运放加热管脚以及热敏二极管；对N个芯片中的第i个芯片通加热电流使多芯片器件发热至热平衡状态，再分别对所有芯片接通测试电流；测得此时所有芯片各自的第i结壳热阻，其用Ri1-RiN表示，相应地给多芯片器件施加第i功率Qi；重复前一个步骤步骤N次，i为从1取到N的整数；根据测得的所有结壳热阻RiN和所述的i个施加功率Q1-QN，确定因测定结壳热阻而引起的N次多芯片器件的温度变化ΔT1-ΔTN；根据所确定的所有的温度变化ΔT1-ΔTN和所有的施加功率Q1～QN，确定多芯片器件的结壳热阻RN；对芯片接通测试电流。其中，多芯片器件的结壳热阻RN由公式(1)确定RN＝(ΔT1+ΔT2+···+ΔTN)/(N(Q1+Q2+···+QN))(1)。其中，ΔT1-ΔTN根据以下矩阵确定其中，对于Vin对Vss存在ESD保护的电路结构，选择Vin端与Vss端的ESD等效二极管作为功率输入和检测端口；对于Vin对Vdd存在ESD保护的电路结构，选择Vin端与Vdd端的ESD等效二极管作为功率输入和检测端口；对于Vdd与Vss均存在ESD结构的电路，选择Vdd与Vss串联结构作为检测端口；对于P型衬底的半导体器件，作为输出管脚的功率管输出端与地之间有一个体二极管，选择该二极管作为加热二极管以及温敏二极管；对于Vdd与Vout之间存在功率半导体器件的集成电路，选择Vdd与Vout之间的寄生二极管作为加热单元。其中，对芯片的测试电流取1mA。其中，测试电流的确定可通过测试芯片敏感二极管的I-V特性曲线确定，取I-V特性曲线拐点电流。其中，测试电流为芯片额定功率除以芯片二极管导通电压确定。本专利技术的多芯片混合功率运放结壳热阻测试方法可以对对于集成电路产品，特别是针对多芯片封装的集成电路产品，提供热阻测试方法。附图说明图1是本专利技术的半导体集成电路输入端ESD保护电路图；图2是本专利技术的半导体集成电路寄生二极管示意图。具体实施方式下面通过具体实施方案对本专利技术作进一步详细描述，但这些实施实例仅在于举例说明，并不对本专利技术的范围进行限定。本专利技术提出一种多芯片混合功率运放结壳热阻测试方法，首先确定待测多芯片混合功率运放加热管脚以及热敏二极管，根据被测半导体器件的结构以及生产工艺进行分析，找到芯片内部的主要发热源以及管脚之间形成的二极管，对于集成运放，其输入端在电路设计时均会设计ESD保护电路，ESD保护电路一般可等效为二极管形式，见图1。对N个芯片中的第i个芯片通加热电流使多芯片器件发热至热平衡状态，再分别对所有芯片接通测试电流；测得此时所有芯片各自的第i结壳热阻，其用Ri1-RiN表示，相应地给多芯片器件施加第i功率Qi；重复前一个步骤步骤N次，i为从1取到N的整数；根据测得的所有结壳热阻RiN和所述的i个施加功率Q1-QN，确定因测定结壳热阻而引起的N次多芯片器件的温度变化ΔT1-ΔTN；根据所确定的所有的温度变化ΔT1-ΔTN和所有的施加功率Q1～QN，确定多芯片器件的结壳热阻RN；对芯片接通测试电流。其中，多芯片器件的结壳热阻RN由公式(1)确定RN＝(ΔT1+ΔT2+···+ΔTN)/(N(Q1+Q2+···+QN))(1)。其中，ΔT1-ΔTN根据以下矩阵确定其中，对于Vin对Vss存在ESD保护的电路结构，选择Vin端与Vss端的ESD等效二极管作为功率输入和检测端口；对于Vin对Vdd存在ESD保护的电路结构，选择Vin端与Vdd端的ESD等效二极管作为功率输入和检测端口；对于Vdd与Vss均存在ESD结构的电路，选择Vdd与Vss串联结构作为检测端口；对于P型衬底的半导体器件，作为输出管脚的功率管输出端与地之间有一个体二极管，选择该二极管作为加热二极管以及温敏二极管；对于Vdd与Vout之间存在功率半导体器件的集成电路，选择Vdd与Vout之间的寄生二极管作为加热单元。其中，对芯片的测试电流取1mA。其中，测试电流的确定可通过测试芯片敏感二极管的I-V特性曲线确定，取I-V特性曲线拐点电流。其中，测试电流为芯片额定功率除以芯片二极管导通电压确定。下面将结合附图1-2对本专利技术的实施例作进一步地详细描述。1)将Phase12热阻测试仪开机，设定Phase12热阻测试仪的测量模式为二极管模式，两端的定义是A为正和C为地，分析被测电路生产工艺以及电路结构，选择相应管脚作为加热电流输入管脚以及温度敏感单元管脚。被测集成电路包括两组或两组以上的电源和地回路，将被测集成电路的外围电源与地之间的隔离二极管作为温度敏感单元，然后将被测集成电路外围的所有电源管脚连接到Phase12热阻测试仪的C端，外围的所有地管脚连接到Phase12热阻测试仪的A端(导线的选用长度满足:使得所有芯片的阳极到热阻测试仪的阳极的距离相等或者使得所有芯片的阴极到热阻测试仪的阴极的距离相等)；2)测试被测集成电路的外围电源与地之间的隔离二极管两端的伏安特性，并确定测试电流(确定的测试电流为半导体芯片内部隔离二极管两端的伏安特性的拐点电流)；3)在Phase12热阻测试仪的计算机上启动Phase12热阻测试软件，将Phase12热阻测试仪的温控油槽打开，通过Phase12热阻测试软件将所述温控油槽启动，并设置温度范围(室温-200℃)，将被测集成电路放入温控油槽中，在设置的温度范围内测量温度敏感单元的K系数(通过升温测试方法和降温测试方法分别测试升温和降温所得的二极管敏感单元K系数曲线)；4)将被测集成电路的芯片粘接面所在的外壳平面和Phase12热阻测试仪的恒温平台紧密接触，在Phase12热阻测试仪上利用通气的压力装置顶紧被测集成电路(通气的压力装置的压力范围为为2-3MPa)；5)将被测集成电路的芯片内部电源与地之间的隔离二极管作为加热单元(被测的集成电路仅包括一组电源和地回路，将电源与地之间的隔离二极管同时作为加热单元和温度敏感单元)，然后将被测集成电路芯片内部回路中所有电源管脚连接到Phase12热阻测试仪的加热恒流源的负端，所有地管脚接到加热恒流源的正端，对隔离二极管两端本文档来自技高网...

【技术保护点】
1.一种多芯片混合功率运放结壳热阻测试方法，其特征在于，首先确定待测多芯片混合功率运放加热管脚以及热敏二极管；对N个芯片中的第i个芯片通加热电流使多芯片器件发热至热平衡状态，再分别对所有芯片接通测试电流；测得此时所有芯片各自的第i结壳热阻，其用Ri1‑RiN表示，相应地给多芯片器件施加第i功率Qi；重复前一个步骤步骤N次，i为从1取到N的整数；根据测得的所有结壳热阻RiN和所述的i个施加功率Q1‑QN，确定因测定结壳热阻而引起的N次多芯片器件的温度变化ΔT1‑ΔTN；根据所确定的所有的温度变化ΔT1‑ΔTN和所有的施加功率Q1～QN，确定多芯片器件的结壳热阻RN；对芯片接通测试电流。

【技术特征摘要】
1.一种多芯片混合功率运放结壳热阻测试方法，其特征在于，首先确定待测多芯片混合功率运放加热管脚以及热敏二极管；对N个芯片中的第i个芯片通加热电流使多芯片器件发热至热平衡状态，再分别对所有芯片接通测试电流；测得此时所有芯片各自的第i结壳热阻，其用Ri1-RiN表示，相应地给多芯片器件施加第i功率Qi；重复前一个步骤步骤N次，i为从1取到N的整数；根据测得的所有结壳热阻RiN和所述的i个施加功率Q1-QN，确定因测定结壳热阻而引起的N次多芯片器件的温度变化ΔT1-ΔTN；根据所确定的所有的温度变化ΔT1-ΔTN和所有的施加功率Q1～QN，确定多芯片器件的结壳热阻RN；对芯片接通测试电流。2.根据权利要求1所诉的一种多芯片混合功率运放结壳热阻测试方法，其特征在于，多芯片器件的结壳热阻RN由公式(1)确定RN＝(ΔT1+ΔT2+···+ΔTN)/(N(Q1+Q2+···+QN))(1)。3.根据权利要求2所诉的一种多芯片混合功率运放结壳热阻测试方法，其特征在于，ΔT1-ΔTN根据以下矩阵确定，4.根据权利要求1所诉的一种多芯片混合功率运...

【专利技术属性】
技术研发人员：陆定红，
申请(专利权)人：贵州航天计量测试技术研究所，
类型：发明
国别省市：贵州,52