三维结构的半导体存储装置制造方法及图纸

三维结构的半导体存储装置。一种半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件、覆盖所述外围电路元件的底部介电层以及被设置在所述底部介电层中并且联接到所述外围电路元件的底部布线；存储结构，所述存储结构沿与所述基板的顶表面垂直的第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且通过穿过所述存储结构的电力联接接触件联接到所述底部布线。

Semiconductor Storage Device with Three-Dimensional Structure

Semiconductor memory device with three-dimensional structure. A semiconductor storage device includes a logical structure comprising a peripheral circuit element formed on a substrate, a bottom dielectric layer covering the peripheral circuit element and a bottom wiring set in the bottom dielectric layer and connected to the peripheral circuit element; a storage structure in which the storage structure is perpendicular to the first direction of the top surface of the substrate. Stacked on the logical structure; bit lines, which are arranged on the first top dielectric layer covering the storage structure, extend in the second direction parallel to the top surface of the substrate and are divided into the first and second bit line parts; and power pads, which are arranged on the first top dielectric layer and located on the first bit line. The bottom wiring is connected between the portion and the second bit wiring portion and through an electric connection contact through the storage structure.

【技术实现步骤摘要】
三维结构的半导体存储装置
各种实施方式总体涉及半导体存储装置，并且更具体地涉及包括三维结构的存储单元阵列的半导体存储装置。
技术介绍
半导体存储装置采用诸如电源电压、接地电压和源电压之类的各种操作电压来访问数据。为了确保半导体存储装置的可靠性，应当向半导体存储装置稳定地提供操作电压。
技术实现思路
在一个实施方式中，一种半导体存储装置可包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘(powerpad)，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且联接到所述外围电路元件。在一个实施方式中，一种半导体存储装置可包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上，并且包括沿第二方向布置的存储块和虚拟块；多条位线，所述多条位线被设置在覆盖所述存储结构的第一顶部介电层上，并且每条位线包括在沿所述第二方向观察时从所述虚拟块的两端沿相反的方向延伸的第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件。在一个实施方式中，一种半导体存储装置可包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；半导体层，所述半导体层被设置在所述逻辑结构上；多个存储块，所述多个存储块被设置在所述半导体层上，每个存储块包括从所述半导体层的顶表面起沿与所述基板的顶表面垂直的第一方向延伸的多个沟道结构以及多个栅极层和多个第一层间介电层，所述多个栅极层和所述多个第一层间介电层交替地堆叠在所述半导体层上以围绕所述沟道结构并沿着所述沟道结构设置，并且所述多个存储块沿着与所述基板的顶表面平行的第二方向布置；多个虚拟块，所述多个虚拟块被设置在所述半导体层上以在所述第二方向上与所述存储块相邻，并且每个虚拟块包括沿着所述第一方向交替地堆叠的多个虚拟栅极层和多个第二层间介电层；多条位线，所述多条位线被设置在覆盖所述存储块和所述虚拟块的第一顶部介电层上，沿所述第二方向延伸，并且每条位线在所述虚拟块当中的对应虚拟块上被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件。在一个实施方式中，一种存储系统包括半导体存储装置和控制器，所述半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件，所述控制器可操作地联接到所述半导体存储装置，以用于控制所述半导体存储装置的操作。附图说明图1是例示根据一个实施方式的存储装置的示例表示的框图。图2是例示图1所示的存储单元阵列的示例表示的等效电路图。图3是示意性地例示根据一个实施方式的半导体存储装置的布图的示例表示的截面图。图4是例示根据一个实施方式的半导体存储装置的示例表示的俯视图。图5是沿图4的线A-A'截取的截面图。图6是例示与实施方式有关的半导体存储装置的示例表示的截面图。图7是例示根据一个实施方式的半导体存储装置的示例表示的截面图。图8是例示根据一个实施方式的半导体存储装置的示例表示的俯视图。图9和图10是示意性地例示根据实施方式的半导体存储装置的布图的示例表示的俯视图。图11是示意性地例示根据一个实施方式的包括半导体存储装置的存储系统的简化框图。图12是示意性地例示根据一个实施方式的包括半导体存储装置的计算系统的简化框图。具体实施方式在下文中，将通过实施方式的各种示例参照附图来描述三维结构的半导体存储装置。图1是例示根据一个实施方式的存储装置的示例表示的框图。参照图1，根据实施方式的存储装置可包括存储单元阵列100和外围电路200。外围电路200可包括行解码器210和页缓冲电路220。虽然未示出，但是外围电路200还可包括控制逻辑、电压生成器、列解码器和输入/输出缓冲器。根据图1所示的实施方式的实现方式，存储单元阵列100可包括第一存储体B1和第二存储体B2。由第一存储体B1和第二存储体B2构成的存储单元阵列100可被定义为一个平面。然而，注意到，本专利技术不以这种方式进行限制，并且可采用两个或更多个存储体。第一存储体B1和第二存储体B2中的每一个可包括多个存储块(未示出)。每个存储块可通过行线RL联接到行解码器210。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储块可通过位线BL联接到页缓冲电路220。每个存储块可包括多个单元串。单元串中的每一个可包括串联联接在对应的位线和公共源极线之间的漏极选择晶体管、多个存储单元和源极选择晶体管。在一个实施方式中，存储单元可以是非易失性存储单元。行解码器210可将在电压生成器中生成的操作电压发送到根据从外部装置输入的行地址选择的存储单元。外部装置例如可以是与存储装置可操作地联接的主机装置。页缓冲电路220可通过位线BL联接到存储单元阵列100。在一个实施方式中，页缓冲电路220可包括与第一存储体B1对应的第一页缓冲单元221和与第二存储体B2对应的第二页缓冲单元222。第一页缓冲单元221和第二页缓冲单元222中的每一个可包括多个页缓冲器。页缓冲器可分别对应于位线BL。页缓冲器中的每一个可通过对应的位线BL联接到存储单元阵列100。取决于操作模式，页缓冲器可临时存储要存储在存储单元中的数据或者感测存储在存储单元中的数据。页缓冲器可在编程操作模式下作为写入驱动器电路操作，并且在读取操作模式下作为感测放大器电路操作。控制逻辑可将通过输入/输出缓冲器接收到的地址中的行地址输出到行解码器210，并且将列地址输出到列解码器。控制逻辑可响应于通过输入/输出缓冲器接收到的命令而控制页缓冲电路220和电压生成器访问被选存储单元。电压生成器可生成存储装置中所需的各种电压。例如，电压生成器可生成编程电压、通过电压、选择读取电压和未选读取电压。列解码器可响应于来自控制逻辑的列地址将编程数据输入到页缓冲电路220。图2是例示图1所示的存储单元阵列的示例表示的等效电路图。参照图2，存储单元阵列100可包括联接在多条位线BL与多条公共源极线CSL之间的多个单元串CSTR。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR中的每一个可包括串联联接在对应的位线BL与对应的公共源极线CSL之间的漏极选择晶体管DST、多个存储单元MC和源极选择晶体管SST。源极选择线SSL、多条字线WL和漏极选择线DSL可设置在公共源极线CSL与位线BL之间。源极选择晶体管SST的栅极端子可联接到对应的源极选择线SSL。存储单本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，该半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且联接到所述外围电路元件。

【技术特征摘要】
2017.10.16 KR 10-2017-01340751.一种半导体存储装置，该半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且联接到所述外围电路元件。2.根据权利要求1所述的半导体存储装置，其中，所述逻辑结构还包括：底部介电层，所述底部介电层覆盖所述外围电路元件；以及底部布线，所述底部布线被设置在所述底部介电层中并且联接到所述外围电路元件，并且其中，所述电力焊盘经由穿过所述存储结构以将所述电力焊盘与所述底部布线联接的电力联接接触件联接到所述外围电路元件。3.根据权利要求2所述的半导体存储装置，其中，所述存储结构包括：半导体层，所述半导体层被设置在所述底部介电层上；存储块，所述存储块被设置在所述半导体层上，并且包括沿所述第一方向延伸的沟道结构以及多个栅极层和多个第一层间介电层，所述多个栅极层和所述多个第一层间介电层交替地堆叠在所述半导体层上以与所述沟道结构相邻；以及虚拟块，所述虚拟块包括交替地堆叠在所述半导体层上的多个虚拟栅极层和多个第二层间介电层，并且被设置为在所述第一方向上与所述电力焊盘交叠，所述电力联接接触件穿过所述虚拟块。4.根据权利要求3所述的半导体存储装置，该半导体存储装置还包括：第一接触件，所述第一接触件穿过所述第一顶部介电层，并且具有联接到所述电力焊盘的一端和联接到所述电力联接接触件的另一端。5.根据权利要求3所述的半导体存储装置，该半导体存储装置还包括：联接线，所述联接线被设置在所述虚拟块上，沿所述第二方向延伸，并且被所述第一顶部介电层覆盖；第二接触件，所述第二接触件穿过所述第一顶部介电层将所述第一位线部分和所述联接线的一端联接；以及第三接触件，所述第三接触件穿过所述第一顶部介电层将所述第二位线部分和所述联接线的另一端联接。6.根据权利要求5所述的半导体存储装置，其中，所述联接线具有与所述位线相同的宽度。7.根据权利要求3所述的半导体存储装置，其中，所述半导体层具有在所述第一方向上与所述虚拟块交叠的位置处的开口，在所述开口中容纳有供所述电力联接接触件穿过的隔离介电层。8.根据权利要求2所述的半导体存储装置，该半导体存储装置还包括：第二顶部介电层，所述第二顶部介电层被形成在所述第一顶部介电层上以覆盖所述位线和所述电力焊盘；以及电力线，所述电力线被设置在所述第二顶部介电层上，并且通过穿过所述第二顶部介电层的第四接触件联接到所述电力焊盘。9.一种半导体存储装置，该半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上，并且包括沿第二方向布置的存储块和虚拟块；多条位线，所述多条位线被设置在覆盖所述存储结构的第一顶部介电层上，并且每条位线包括在沿所述第二方向观察时从所述虚拟块的两端沿相反的方向延伸的第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位...

【专利技术属性】
技术研发人员：吴星来，金东赫，丁寿男，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR