半导体器件的制造方法及半导体器件技术

本发明专利技术涉及半导体器件的制造方法及半导体器件。形成鳍，其中，鳍包括底部、设置在底部上方的第一牺牲层、设置在第一牺牲层上方的第一半导体层、设置在第一半导体层上方的第二牺牲层以及设置在第二牺牲层上方的第二半导体层。第二半导体层从第一绝缘层突出。在第二半导体层上方形成伪栅极。在伪栅极的侧面上形成侧壁间隔件层。在伪栅极和侧壁间隔件层上方形成第一介电层。去除伪栅极，从而形成栅极间隔。在栅极间隔中蚀刻第一绝缘层，由此暴露第一半导体层以及第一牺牲层和第二牺牲层。去除第一牺牲层和第二牺牲层。形成栅极介电层和栅电极层。

【技术实现步骤摘要】
半导体器件的制造方法及半导体器件
本专利技术涉及制造半导体集成电路的方法，并且更特别地涉及制造包括鳍式场效应晶体管(FinFET)和/或垂直堆叠的全环栅极FET的半导体器件的方法，以及半导体器件。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括FinFET和全环栅极(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与具有插接在其中的栅极介电层的沟道区的三个侧面相邻。由于栅极结构围绕(包裹)在鳍的三个表面上，晶体管本质上具有控制通过鳍或沟道区的电流的三个栅极。不幸的是，第四侧，沟道的底部远离栅电极并且因此不在栅极控制下。相反，在GAAFET中，栅电极围绕沟道区的所有侧面，这允许在沟道区中更充分地耗尽并且由于陡峭的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)导致了更少的短沟道效应。随着晶体管尺寸不断地按比例缩小至亚10-15nm技术节点，需要进一步提高GAAFET。
技术实现思路
根据本专利技术的一方面，提供了一种制造半导体器件的方法，所述方法包括：形本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，所述方法包括：形成鳍结构，其中，所述鳍结构包括底部、设置在所述底部上方的第一牺牲层、设置在所述第一牺牲层上方的第一半导体层、设置在所述第一半导体层上方的第二牺牲层以及设置在所述第二牺牲层上方的第二半导体层，所述第二半导体层从第一绝缘层突出；在所述第二半导体层上方形成伪栅极结构；在所述伪栅极结构的侧面上形成侧壁间隔件层；在所述伪栅极结构和所述侧壁间隔件层上方形成第一介电层；去除所述伪栅极结构，从而形成栅极间隔；在所述栅极间隔中蚀刻所述第一绝缘层，由此暴露所述第一半导体层以及所述第一牺牲层和所述第二牺牲层；去除所述第一牺牲层和所述第二牺牲层；在所述第一半导体层和所述第...

【技术特征摘要】
2017.09.18 US 15/707,6341.一种制造半导体器件的方法，所述方法包括：形成鳍结构，其中，所述鳍结构包括底部、设置在所述底部上方的第一牺牲层、设置在所述第一牺牲层上方的第一半导体层、设置在所述第一半导体层上方的第二牺牲层以及设置在所述第二牺牲层上方的第二半导体层，所述第二半导体层从第一绝缘层突出；在所述第二半导体层上方形成伪栅极结构；在所述伪栅极结构的侧面上形成侧壁间隔件层；在所述伪栅极结构和所述侧壁间隔件层上方形成第一介电层；去除所述伪栅极结构，从而形成栅极间隔；在所述栅极间隔中蚀刻所述第一绝缘层，由此暴露所述第一半导体层以及所述第一牺牲层和所述第二牺牲层；去除所述第一牺牲层和所述第二牺牲层；在所述第一半导体层和所述第二半导体层上方形成栅极介电层；以及在所述栅极介电层上方形成栅电极层。2.根据权利要求1所述的制造半导体器件的方法，其中：所述第一绝缘层包括覆盖所述鳍结构的底部的下部绝缘层和覆盖所述第一牺牲层和所述第二牺牲层以及所述第一半导体层的上部绝缘层，以及所述下部绝缘层由与所述上部绝缘层不同的材料制成。3.根据权利要求2所述的制造半导体器件的方法，其中，所述上部绝缘层由SiCO制成。4.根据权利要求2所述的制造半导体器件的方法，其中，在所述栅极间隔中蚀刻所述第一绝缘层选择性地蚀刻所述上部绝缘层。5.根据权利要求2所述的制造半导体器件的方法，其中：通过在所述鳍结构上方沉积氧化硅层并且凹进沉积的所述氧化硅层来形成所述下部绝缘层，以及通过在凹进的所述氧化硅层上方沉积SiCO层并凹进所述SiCO层以暴露所述第二半导体层来形成所述上部绝...

【专利技术属性】
技术研发人员：马克·范·达尔，戈本·多恩伯斯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71