半导体装置制造方法及图纸

本发明专利技术提供一种能够抑制误动作及可靠性的降低的半导体装置。实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与第1正面相向的第2背面，在第2正面侧设置着第2存储电路，与第1存储芯片电连接；以及逻辑芯片，在与第2存储芯片之间设置着第1存储芯片，具有第3正面及第3背面，在第3正面侧设置着逻辑电路，与第1存储芯片电连接。

【技术实现步骤摘要】
半导体装置[相关申请案]本申请案享有将日本专利申请案2017-179328号(申请日：2017年9月19日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
具有一种半导体存储器，将多个存储芯片积层并收纳到一个封装体内。通过将多个存储芯片积层并收纳到一个封装体内，实现半导体存储器的大容量化、高速化、低耗电化。为了使半导体存储器进一步高功能化，除多个存储芯片以外，考虑将逻辑芯片也收纳到一个封装体内。但是，逻辑芯片动作时的发热量与存储芯片相比较大。因此，担心因逻辑芯片的发热而导致存储芯片误动作、或存储芯片的可靠性降低。
技术实现思路
本专利技术提供一种能够抑制误动作及可靠性的降低的半导体装置。实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在所述第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与所述第1正面相向的第2背面，在所述第2正面侧设置着第2存储电路，与所述第1存储芯片电连接；以及逻辑芯片，在与所述第2存储芯片之间设置着所述第1存储芯片，具有第3正面及第3背面，在所述第3正面侧设置着逻辑电路，与所述第1存储芯片电连接。附图说明图1是第1实施方式的半导体装置的示意剖视图。图2是比较例的半导体装置的示意剖视图。图3是第2实施方式的半导体装置的示意剖视图。图4是第3实施方式的半导体装置的示意剖视图。图5是第4实施方式的半导体装置的示意剖视图。图6是第5实施方式的半导体装置的示意剖视图。具体实施方式以下，一面参照附图一面对本专利技术的实施方式进行说明。再者，在以下的说明中，对相同或类似的部件标注相同的符号，对于一度说明的部件等适当省略其说明。另外，在本说明书中，有时为方便起见而使用「上」或「下」之类的用语。「上」或「下」只不过是表示附图内的相向位置关系的用语，并非为规定相对于重力的位置关系的用语。以下，参照附图对实施方式的半导体装置进行说明。(第1实施方式)第1实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与第1正面相向的第2背面，在第2正面侧设置着第2存储电路，与第1存储芯片电连接；以及逻辑芯片，在与第2存储芯片之间设置着第1存储芯片，具有第3正面及第3背面，在第3正面侧设置着逻辑电路，与第1存储芯片电连接。图1是第1实施方式的半导体装置的示意剖视图。第1实施方式的半导体装置为半导体存储器100。半导体存储器100具备第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15、再配线层(RDL，RedistributionLayer)20(配线体)、密封树脂22(第1树脂)、间隔树脂24(第2树脂)、TSV(ThroughSiliconVia，硅通孔)26、微凸块28、连接端子30、外部端子32。半导体存储器100是利用使用半导体制造工艺所制造的再配线层20将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14连接于外部端子32的FO-WLP(FanOutWaferLevelPackage，扇出型晶片级封装体)。第1存储芯片11具有正面11a(第1正面)、背面11b(第1背面)、存储电路11c(第1存储电路)。背面11b位于正面11a的相反侧。第1存储芯片11例如使用单晶硅来制造。存储电路11c设置在第1存储芯片11的正面11a侧。存储电路11c包含例如晶体管、存储单元、金属配线。第2存储芯片12设置在第1存储芯片11之上。第2存储芯片12具有正面12a(第2正面)、背面12b(第2背面)、存储电路12c(第2存储电路)。第2存储芯片12的背面12b位于第2存储芯片12的正面12a的相反侧。第2存储芯片12的背面12b与第1存储芯片11的正面11a相向。第2存储芯片12例如使用单晶硅来制造。存储电路12c(第2存储电路)设置在第2存储芯片12的正面12a侧。存储电路12c包含例如晶体管、存储单元、金属配线。第2存储芯片12具有与第1存储芯片11相同的构成。第3存储芯片13设置在第2存储芯片12之上。第4存储芯片14设置在第3存储芯片13之上。第3存储芯片13及第4存储芯片14具有与第1存储芯片11相同的构成。第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14具有存储数据的功能。第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14例如为NAND(NotAND，与非)型闪速存储器。第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14在内部具有TSV26。另外，在第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14的各者之间设置着微凸块28。第1存储芯片11与第2存储芯片12、第2存储芯片12与第3存储芯片13、第3存储芯片13与第4存储芯片14是使用TSV26及微凸块28电连接。逻辑芯片15设置在第1存储芯片11之下。在逻辑芯片15与第2存储芯片12之间设置着第1存储芯片11。逻辑芯片15与第1存储芯片11的背面11b相向。逻辑芯片15具有正面15a(第3正面)、背面15b(第3背面)、逻辑电路15c。逻辑芯片15的背面15b位于正面15a的相反侧。逻辑芯片15例如使用单晶硅来制造。逻辑电路15c设置在逻辑芯片15的正面15a侧。逻辑电路15c包含例如晶体管、金属配线。逻辑芯片15具备运算功能。逻辑芯片15例如为接口芯片。再配线层20设置在逻辑芯片15与第1存储芯片11之间。再配线层20具有正面20a(第4正面)、背面20b(第4背面)、第1金属配线20c、第2金属配线20d(配线)、树脂层20e。再配线层20的背面20b与逻辑芯片15相向。第1金属配线20c与第2金属配线20d设置在树脂层20e中。树脂层20e例如为聚酰亚胺。再配线层20为具有第1金属配线20c及第2金属配线20d这2层配线层的多层配线构造。再配线层20可为配线层为1层的单层配线构造，也可为配线层为3层以上的多层配线构造。再配线层20的宽度(图1中的w1)大于第1存储芯片11的宽度(图1中的w2)。再配线层20的面积大于第1存储芯片的面积。再配线层20将逻辑芯片15与第1存储芯片11电连接。另外，再配线层20将第1存储芯片11与外部端子32电连接。连接端子30将逻辑芯片15与再配线层20电连接。连接端子30电连接在第2金属配线20d。连接端子30例如为微凸块。外部端子32设置在再配线层20的背面20b侧。外部端子32电连接在第2金属配线20d。外部端子32例如为焊料球。外部端子32与连接端子30由第2金属配线20d电连接。外部端子32与连接端子30例如不经由位于比第2金属配线20d更靠再配线层20的正面20a侧的导体而电连接。例如外部端子32与连接端子30不经由第1金属配线20c而连接。外部端子32与连接端子30例如在再配线层20中仅利用最靠近再配线层20的背面20b的金属配线连接。外部端子32与连接端子30例如在再配线层20中仅利用最靠近逻辑芯片15的金属配线连接。密封树脂22覆盖第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于具备：第1存储芯片，具有第1正面及第1背面，在所述第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与所述第1正面相向的第2背面，在所述第2正面侧设置着第2存储电路，与所述第1存储芯片电连接；以及逻辑芯片，在与所述第2存储芯片之间设置着所述第1存储芯片，具有第3正面及第3背面，在所述第3正面侧设置着逻辑电路，与所述第1存储芯片电连接。

【技术特征摘要】
2017.09.19 JP 2017-1793281.一种半导体装置，其特征在于具备：第1存储芯片，具有第1正面及第1背面，在所述第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与所述第1正面相向的第2背面，在所述第2正面侧设置着第2存储电路，与所述第1存储芯片电连接；以及逻辑芯片，在与所述第2存储芯片之间设置着所述第1存储芯片，具有第3正面及第3背面，在所述第3正面侧设置着逻辑电路，与所述第1存储芯片电连接。2.根据权利要求1所述的半导体装置，其特征在于还具备配线体，该配线体具有第4正面及第4背面，设置在所述逻辑芯片与所述第1存储芯片之间，所述第4背面与所述逻辑芯片相向，宽度大于所述第1存储芯片，且具有配线，将所述第1存储芯片与所述逻辑芯片电连接。3.根据权利要求2所述的半导体装置，其特征在于：所述配线体具有树脂层，且所述配线设置在所述树脂层中。4.一种半导体装置，其特征在于具备：第1存储芯片，具有第1正面及第1背面，在所述第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及第2背面，在所述第2正面侧设置着第2存储电路，与所述第1正面相向，与所述第1存储芯片电连接；以及逻辑芯片，在与所述第2存储芯片之间设置着所述第1存储芯片，具有第3正面及第3背面，在所述第3正面侧设置着逻辑电路，所述第1背面与所述第3背面相向，与所述第1存储...

【专利技术属性】
技术研发人员：筑山慧至，栗田洋一郎，青木秀夫，河崎一茂，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP