MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路技术

本申请公开了一种MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路。该MOS晶体管的制造方法包括：在半导体衬底中形成轻掺杂区；在所述半导体衬底表面形成栅介质层；在所述栅介质层表面形成栅极；以及在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。该MOS晶体管的制造方法通过在栅介质层形成之前形成轻掺杂区，因此在形成轻掺杂区时不会对栅介质层造成影响，从而提高MOS晶体管的良率和可靠性。

【技术实现步骤摘要】
MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路
本专利技术涉及半导体
，更具体地，涉及一种MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路。
技术介绍
在存储器件的集成电路中，采用外围电路进行逻辑运算以及通过金属连控制和检测各存储单元串的开关状态实现数据的存储和读取。场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)是一种电压控制元件，简称MOS晶体管。外围高压器件通常采用对称或不对称的双扩散MOS晶体管，并且为了提高读写速度，外围电路还需要更快的低压器件，这就需要在一块芯片上同时拥有低压逻辑器件(如微处理器MCU的智能控制电路)和高压器件(模拟或高压电路)。轻掺杂漏区(LightlyDopedDrain，LDD)是MOS晶体管为了减弱漏区电场、以改进热电子退化效应所采取的一种结构。即是在沟道中靠近漏极的附近设置一个轻掺杂漏区让该轻掺杂漏区也承受部分电压，这种结构可防止热电子退化效应。轻掺杂漏区已经成为了现有技术中大规模集成电路中MOS晶体管的基本结构。现有技术中，在本文档来自技高网...

【技术保护点】
1.一种MOS晶体管的制造方法，包括：在半导体衬底中形成轻掺杂区；在所述半导体衬底表面形成栅介质层；在所述栅介质层表面形成栅极；以及在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。

【技术特征摘要】
1.一种MOS晶体管的制造方法，包括：在半导体衬底中形成轻掺杂区；在所述半导体衬底表面形成栅介质层；在所述栅介质层表面形成栅极；以及在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。2.根据权利要求1所述的制造方法，其中，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述源极和/漏极表面的栅介质层的厚度。3.根据权利要求2所述的制造方法，其中，在所述半导体衬底表面形成栅介质层的步骤包括：在所述半导体衬底表面形成第一栅介质层；在所述第一栅介质层的表面形成第二栅介质层，所述第二栅介质层的位置与所述栅极的位置对应。4.根据权利要求3所述的制造方法，其中，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。5.根据权利要求3所述的制造方法，其中，所述第二栅介质层延伸出所述栅极的底面。6.根据权利要求1所述的制造方法，其中，在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极的方法包括：直接向所述栅介质层离子注入，以在所述轻掺杂区内的相应位置处形成所述源极和/漏极。7.一种集成电路的制造方法，所述集成电路包括至少一个高压MOS晶体管和至少一个低压MOS晶体管，所述制造方法包括：在半导体衬底的高压器件区内形成轻掺杂区；在所述半导体衬底的表面形成栅介质层；在所述栅介质层表面分别形成各个所述低压MOS晶体管的栅极和各个所述高压MOS晶体管的栅极；以及在所述轻掺杂区内形成各个所述高压MOS晶体管的源极和/或漏极，同时在所述半导体衬底的低压器件区内形成各个所述低压MOS晶体管的源极和漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。8.根据权利要求7所述的制造方法，其中，在各个所述高压MOS器件中，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述源极和/漏极表面的栅介质层的厚度。9.根据权利要求8所述的制造方法，其中，在所述半导体衬底表面形成栅介质层的步骤包括：在所述半导体衬底表面形成第一栅介质层，所述第一栅介质层覆盖所述高压器件区和所述低压器件区；在所述第一栅介质层的表面形成第二栅介质层，所述第二栅介质层的位置与所述高压MOS晶体管的栅极的位置对应。10.根据权利要求9所述的制造方法，其中，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。11.根...

【专利技术属性】
技术研发人员：许文山，董洁琼，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42