具有体内场板的分离栅VDMOS器件及其制造方法技术

本发明专利技术提供一种具有体内场板的分离栅VDMOS器件及其制造方法，包括：第一导电类型半导体衬底、第一导电类型半导体源接触区、第一导电类型半导体漂移区、第二导电类型半导体源接触区、第二导电类型半导体阱区、多晶硅体内场板、栅电极、分离栅电极、源极金属电极、第一分离栅槽、体内场板槽、第二分离栅槽，栅氧化层、4个介质层；本发明专利技术通过在分离栅VDMOS器件的漂移区内引入体内场板，将原有常规器件的二维耗尽方式变成三维耗尽，体内场板的引入，可以有效增加漂移区的掺杂浓度，降低器件的比导通电阻，增强器件的耗尽能力，另一方面，本发明专利技术在漂移区中引入新的控制栅和分离栅，在相同的器件面积内增大沟道面积，增大器件的导电能力。

【技术实现步骤摘要】
具有体内场板的分离栅VDMOS器件及其制造方法
本专利技术属于功率半导体领域。主要提出了一种具有体内场板的分离栅VDMOS及其制造方法，通过在元胞引入体内场板，将原有常规器件的二维耗尽方式变成三维耗尽，增强器件的耗尽能力，提高器件的漂移区掺杂浓度，改善器件的开关态特性。
技术介绍
相对于常规VDMOS器件，具有分离栅结构的VDMOS器件因为分离栅的引入具有更优的性能。和常规VDMOS器件相比，引入的分离栅与源极短接，可视作体内场板，通过MOS耗尽的方式对漂移区电场进行调制，使得相同耐压下漂移区浓度可以更高，比导通电阻更低。另一方面，由于分离栅的存在，屏蔽了栅极与漏极间的电容，因此分离栅器件具有更低的栅电荷。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有体内场板的分离栅VDMOS器件及其制造方法。为实现上述专利技术目的，本专利技术技术方案如下：第一导电类型半导体衬底110、第一导电类型半导体漂移区112、第二导电类型半导体阱区122、第一导电类型半导体源接触区111、第二导电类型半导体源接触区121、源极金属140、第一分离栅槽161、体内场板槽162、第二分离栅槽163，在第一分离栅槽161内形成的栅氧化层150、第一介质层151、栅电极131、分离栅电极132、栅电极131和分离栅电极132之间的第三介质层153，在体内场板槽162内形成的第二介质层152和多晶硅体内场板130，在第二分离栅槽163内形成的栅氧化层150、第一介质层151、栅电极131、分离栅电极132、栅电极131和分离栅电极132之间的第三介质层153，器件表面的第四介质层154；由挖槽实现的第二介质层152和多晶硅体内场板130伸入第一导电类型半导体漂移区112内，第二介质层152将多晶硅体内场板130包围；体内场板槽162内设有多晶硅体内场板130和第二介质层152，体内场板槽162呈周期性排布，第二分离栅槽163在相邻的体内场板槽162之间；与第一分离栅槽161相同，第二分离栅槽163内也是由栅电极131、栅氧化层150、分离栅电极132，第一介质层151、栅电极131和分离栅电极132之间的第三介质层153构成，第一分离栅槽161和第二分离栅槽163的区别在于：第一分离栅槽161接0电位，第二分离栅槽163中的分离栅电极132在器件工作时浮空，起浮空场板的作用；第一导电类型半导体衬底110重掺杂，第一导电类型半导体源接触区111和第二导电类型半导体源接触区121重掺杂，源极金属140将第一导电类型半导体源接触区111和第二导电类型半导体源接触区121短接，并覆盖住多晶硅体内场板130，体内场板槽162和第二分离栅槽163在前后方向交替出现。作为优选方式，第一分离栅槽161和体内场板槽162铺满整个表面，在左右和前后方向均交替出现，第一分离栅槽161通过第一导电类型半导体源接触区111和第二导电类型半导体源接触区121与四周的体内场板槽162相接。作为优选方式，第一分离栅槽161、体内场板槽162、第二分离栅槽163伸入第一导电类型半导体衬底110中。作为优选方式，第一分离栅槽161、第二分离栅槽163伸入第一导电类型半导体漂移区112中，体内场板槽162伸入第一导电类型半导体衬底110中。作为优选方式，第一导电类型半导体是N型，第二导电类型是P型，或者第一导电类型半导体是P型，第二导电类型是N型。作为优选方式，其半导体是硅，或者碳化硅。为实现上述专利技术目的，本专利技术还提供一种具有体内场板的分离栅VDMOS器件的制造方法，包括如下步骤：第一步，在给定的第一类导电类型半导体材料衬底片上通过外延工艺形成器件的漂移区，在此基础上利用掩膜版通过深槽刻蚀工艺形成第一分离栅槽161和体内场板槽162，两种槽的刻蚀采用两道掩膜版分开先后刻蚀；第二步，通过淀积工艺或者热生长的方式形成介质层，形成包围分离栅的第一介质层151和体内场板的第二介质层152，通过热生长时间工艺来控制两种介质层的厚度，其厚度由器件的击穿电压决定；第三步，通过掩膜版控制刻蚀第一分离栅槽161的上部分介质，只留下分离栅与漂移区之间的介质层，刻蚀深度由分离栅的尺寸决定；第四步，填充poly形成分离栅和体内场板表面CMP，并利用掩模版对分离栅槽内的poly进行刻蚀，形成分离栅poly；第五步，通过淀积形成分离栅与控制栅之间的介质层，并通过刻蚀将栅氧位置的氧化层去除掉，并通过热生长形成高质量高可靠性的栅氧化层，再填充多晶硅形成栅电极，并进行表面CMP；第六步，采用自对准工艺，利用形成的栅电极多晶硅作阻挡层，通过在表面进行离子注入第二类导电类型杂质，并推结形成阱区；第七步，利用自对准工艺，利用形成的栅电极多晶硅作阻挡层，在表面进行离子注入第一类导电类型杂质，形成重掺杂接触区；第八步，利用掩模版，离子注入第二类导电类型杂质，形成重掺杂第二导电类型半导体源接触区121，并在此基础上通过淀积并刻蚀钝化层形成源极和栅极接触。作为优选方式，第一分离栅槽161及第二分离栅槽163和体内场板槽162的形成使用同一道掩膜版，体内场板槽162中的第二介质层152和第一分离栅槽161中的第一介质层151通过淀积形成。作为优选方式，分离栅电极132与栅电极131之间的第三介质层153通过生长栅氧化层150的热过程形成。本专利技术的有益效果为：本专利技术通过在分离栅VDMOS器件的漂移区内引入体内场板，将原有常规器件的二维耗尽方式变成三维耗尽，体内场板的引入，可以增强器件的耗尽能力，有效增加漂移区的掺杂浓度，降低器件的比导通电阻，另一方面，本专利技术在漂移区中引入新的控制栅和分离栅，在相同的器件面积内增大沟道面积，增大器件的导电能力。附图说明图1为常规的分离栅VDMOS器件结构；图2(a)为本专利技术实施例1的一种具有体内场板的分离栅VDMOS器件剥去部分表面的三维结构示意图；图2(b)为本专利技术实施例1的一种具有体内场板的分离栅VDMOS器件截面示意图；图3为本专利技术实施例1的一种具有体内场板的分离栅VDMOS器件表面示意图；图4为本专利技术实施例2的一种具有体内场板的分离栅VDMOS器件表面示意图；图5(a)-图5(h)所示为实施例1的一种具有体内场板的分离栅VDMOS器件的制造工艺关键步骤示意图；图1中，10为第一导电类型半导体衬底，11为第一导电类型半导体接触区，12为第一导电类型半导体漂移区，21为第二导电类型半导体接触区，22为第二导电类型半导体阱区，31为多晶硅栅极，32为多晶硅分离栅电极，41为金属源电极，50为氧化层介质，51为氧化层介质，52为A氧化层介质，53为B氧化层介质；110为第一导电类型半导体衬底，111为第一导电类型半导体源接触区，112为第一导电类型半导体漂移区，121为第二导电类型半导体源接触区，122为第二导电类型半导体阱区，130为多晶硅体内场板，131为栅电极，132为分离栅电极，140为源极金属，150为栅氧化层，151为第一介质层，152为第二介质层，153为第三介质层，154为第四介质层，161为第一分离栅槽，162为体内场板槽，163为第二分离栅槽。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本本文档来自技高网...

【技术保护点】
1.一种具有体内场板的分离栅VDMOS器件，其特征在于包括：第一导电类型半导体衬底(110)、第一导电类型半导体漂移区(112)、第二导电类型半导体阱区(122)、第一导电类型半导体源接触区(111)、第二导电类型半导体源接触区(121)、源极金属(140)、第一分离栅槽(161)、体内场板槽(162)、第二分离栅槽(163)，在第一分离栅槽(161)内形成的栅氧化层(150)、第一介质层(151)、栅电极(131)、分离栅电极(132)、栅电极(131)和分离栅电极(132)之间的第三介质层(153)，在体内场板槽(162)内形成的第二介质层(152)和多晶硅体内场板(130)，在第二分离栅槽(163)内形成的栅氧化层(150)、第一介质层(151)、栅电极(131)、分离栅电极(132)、栅电极(131)和分离栅电极(132)之间的第三介质层(153)，器件表面的第四介质层(154)；由挖槽实现的第二介质层(152)和多晶硅体内场板(130)伸入第一导电类型半导体漂移区(112)内，第二介质层(152)将多晶硅体内场板(130)包围；体内场板槽(162)内设有多晶硅体内场板(130)和第二介质层(152)，体内场板槽(162)呈周期性排布，第二分离栅槽(163)在相邻的体内场板槽(162)之间；与第一分离栅槽(161)相同，第二分离栅槽(163)内也是由栅电极(131)、栅氧化层(150)、分离栅电极(132)，第一介质层(151)、栅电极(131)和分离栅电极(132)之间的第三介质层(153)构成，第一分离栅槽(161)和第二分离栅槽(163)的区别在于：第一分离栅槽(161)接0电位，第二分离栅槽(163)中的分离栅电极(132)在器件工作时浮空，起浮空场板的作用；第一导电类型半导体衬底(110)重掺杂，第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)重掺杂，源极金属(140)将第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)短接，并覆盖住多晶硅体内场板(130)，体内场板槽(162)和第二分离栅槽(163)在前后方向交替出现。...

【技术特征摘要】
1.一种具有体内场板的分离栅VDMOS器件，其特征在于包括：第一导电类型半导体衬底(110)、第一导电类型半导体漂移区(112)、第二导电类型半导体阱区(122)、第一导电类型半导体源接触区(111)、第二导电类型半导体源接触区(121)、源极金属(140)、第一分离栅槽(161)、体内场板槽(162)、第二分离栅槽(163)，在第一分离栅槽(161)内形成的栅氧化层(150)、第一介质层(151)、栅电极(131)、分离栅电极(132)、栅电极(131)和分离栅电极(132)之间的第三介质层(153)，在体内场板槽(162)内形成的第二介质层(152)和多晶硅体内场板(130)，在第二分离栅槽(163)内形成的栅氧化层(150)、第一介质层(151)、栅电极(131)、分离栅电极(132)、栅电极(131)和分离栅电极(132)之间的第三介质层(153)，器件表面的第四介质层(154)；由挖槽实现的第二介质层(152)和多晶硅体内场板(130)伸入第一导电类型半导体漂移区(112)内，第二介质层(152)将多晶硅体内场板(130)包围；体内场板槽(162)内设有多晶硅体内场板(130)和第二介质层(152)，体内场板槽(162)呈周期性排布，第二分离栅槽(163)在相邻的体内场板槽(162)之间；与第一分离栅槽(161)相同，第二分离栅槽(163)内也是由栅电极(131)、栅氧化层(150)、分离栅电极(132)，第一介质层(151)、栅电极(131)和分离栅电极(132)之间的第三介质层(153)构成，第一分离栅槽(161)和第二分离栅槽(163)的区别在于：第一分离栅槽(161)接0电位，第二分离栅槽(163)中的分离栅电极(132)在器件工作时浮空，起浮空场板的作用；第一导电类型半导体衬底(110)重掺杂，第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)重掺杂，源极金属(140)将第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)短接，并覆盖住多晶硅体内场板(130)，体内场板槽(162)和第二分离栅槽(163)在前后方向交替出现。2.根据权利要求1所述的具有体内场板的分离栅VDMOS器件，其特征在于：第一分离栅槽(161)和体内场板槽(162)铺满整个表面，在左右和前后方向均交替出现，第一分离栅槽(161)通过第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)与四周的体内场板槽(162)相接。3.根据权利要求1所述的具有体内场板的分离栅VDMOS器件，其特征在于：第一分离栅槽(161)、体内场板槽(162)、第二分离栅槽(163)伸入第一导电类...

【专利技术属性】
技术研发人员：章文通，叶力，方冬，李珂，林祺，乔明，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51