集成电路制造方法技术

本公开提供一种集成电路制造方法，包括接收一集成电路的一第一目标图案，第一目标图案包括两个第一目标特征及两个第二目标特征。基于第一目标图案及一定向自组装工艺，导出一第二目标图案，其中第一目标图案将通过一工艺所产生，上述工艺包括执行定向自组装工艺，定向自组装工艺使用从第二目标图案所导出的一引导图案。第二目标图案包括一第三特征及一第四特征。第三特征被设计以使用定向自组装工艺产生两个第一目标特征，并且第四特征被设计以使用定向自组装工艺产生两个第二目标特征。插入一或多个次定向自组装解析辅助特征到第二目标图案，一或多个次定向自组装解析辅助特征连接第三特征及第四特征。

【技术实现步骤摘要】
集成电路制造方法
本公开实施例涉及集成电路制造方法，特别涉及对光掩模工艺准备具有考量定向自组装的设计数据的方法。
技术介绍
因不断微缩特征尺寸，普通的光刻工艺(193i)已达到其极限，复数替代方式已显露。在复数替代方式中，定向自组装被证实为一个有潜力的候选者，以在大区域产生周期性图案，例如在一集成电路的一接触层中的接触孔或穿孔。这些图案通常很小，在传统的工艺中成为挑战。在一典型定向自组装(directedself-assembly；DSA)工艺中，一引导图案(也称为模板)通过一光刻工艺形成在一晶片上，一嵌段共聚物(blockcopolymer)继之沉积到引导图案中并退火以形成聚合柱状物。接着，聚合柱状物被用在后续晶片工艺，例如形成接触孔。然而，基于定向自组装的现存制造流程不能完全地满足。举例来说，引导图案的形状与尺寸通常没对定向自组装工艺进行最佳化。在另一范例中，即使次解析辅助特征(sub-resolutionassistantfeatures；SRAF)在过去已被使用以改进光刻效能，次解析辅助特征的使用及设计也没对定向自组装工艺进行最佳化。需要在这些领域有所改进。
技术实现思路
本公开根据一些实施例提供一种集成电路制造方法，其包括接收一集成电路的一第一目标图案，上述第一目标图案包括两个第一目标特征及两个第二目标特征；基于上述第一目标图案及一定向自组装工艺，导出一第二目标图案，其中上述第一目标图案将通过一工艺所产生，上述工艺包括执行上述定向自组装工艺，上述定向自组装工艺使用从上述第二目标图案所导出的一引导图案，其中上述第二目标图案包括一第三特征及一第四特征，上述第三特征被设计以使用上述定向自组装工艺产生上述两个第一目标特征，并且上述第四特征被设计以使用上述定向自组装工艺产生上述两个第二目标特征；以及插入一或多个次定向自组装解析辅助特征(sub-DSAresolutionassistantfeatures；SDRAF)到上述第二目标图案，上述一或多个次定向自组装解析辅助特征连接上述第三特征及上述第四特征，其中上述导出步骤及一上述插入步骤中的至少一者系通过一电脑所执行。附图说明本公开从后续实施例以及附图可以更佳理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。图1为依据本公开实施例的有考量定向自组装的集成电路制造系统及相关集成电路(IC)制造流程示意图。图2为依据本公开实施例的更详细的考量定向自组装设计流程示意图。图3A至图3H为依据本公开一些实施例的在考量定向自组装设计流程中多个站点的设计图案的示意图。图4为依据本公开一些实施例的在图1中执行考量定向自组装设计流程的操作更详细的光掩模生产流程图。图5为依据本公开一些实施例的晶片厂的操作流程图。附图标记说明：100～集成电路制造系统；120～集成电路设计厂；122～目标布局；130～光掩模厂；132～考量定向自组装的数据准备；144～光掩模工艺；150～集成电路制造厂；152～晶片；160～集成电路；180～设计系统；182～处理器；184～系统存储器；186～大容量存储装置；188～沟通模块；190～光掩模；192～第一GDSII文件；194～第二GDSII文件；300～显影后检查目标图案；302～目标孔；304～目标图案；304’～光学邻近校正图案；306～辅助特征；306’～光学邻近校正图案；308～虚线框；310～模拟蚀刻后检查孔；400～模拟显影后检查图案；500～方法；133、134、135、136、137、138、139、140、141、142、143、170、502、504、508、510、512、514、516～操作。具体实施方式以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，也可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号和/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例和/或结构之间有特定的关系。此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。本公开根据一些实施例，考量定向自组装(DSA-aware)的引导图案(在光掩模工艺站点)不再限制于传统的形状，例如矩形或其他规则的(regular)形状。更确切地说，考量定向自组装的引导图案可有不规则形状并甚至可被连接到一网络形状(netshape)。在一些实施例中，引导图案的形状与尺寸在一迭代程序中决定。迭代程序考量定向自组装工艺的特性包括定向自组装工艺所使用的嵌段共聚物，并且在一系列模拟中调整引导图案的形状与尺寸直到定向自组装图案匹配目标图案。在更进一步的实施例中，引导图案由次定向自组装解析辅助特征所连接。次定向自组装解析辅助特征可转印到一晶片上，但所述多个次定向自组装解析辅助特征不会干扰形成定向自组装图案的步骤。当使用光刻工艺形成引导图案时，次定向自组装解析辅助特征可以帮助放大工艺视窗。图1为本公开实施例中的一集成电路制造系统100及关于集成电路制造系统100的一集成电路制造流程示意图。集成电路制造系统100包括复数工厂(entity)，例如一集成电路设计厂(或设计团队)120、一光掩模厂(或光掩模团队)130及一集成电路制造厂(或晶片厂)150，在制造一集成电路160所相关的设计、开发、制造循环和/或服务中彼此相互作用。具体来说，光掩模厂会准备具有考量定向自组装的光掩模数据及光掩模，并且集成电路制造厂使用一或多个定向自组装工艺制造晶片。这些工厂是由通信网络连接，其可以是一单一网络或复数不同网络，例如私人内部网络和/或网际网络，并且包括有线和/或无线通信沟道。每一工厂可以与其他工厂互动并且可以提供服务到其他工厂或从其他工厂接收服务。一或多个集成电路设计厂120、光掩模厂130及集成电路制造厂150可为一单一公司所有，并共存在一共同场所及使用共同资源。集成电路设计厂120产生一集成电路布图设计(也作为一目标布局122)。基于将被制造的集成电路产品的规格，目标布局122包括为集成电路产品所设计的复数几何图案。复数几何图案对应于金属层的图案、氧化层的图案或半导体层的图案，并且这些图案构成将被制造的集成电路160的复数部件。复数层组合以形成复数集成电路特征。举例来说，目标布局122的一部分包括形成在一半导体基板(例如一硅晶片)及配置于半导体基板上的复数材料层中的复数集成电路特征，例如主动区、栅极、源极区、漏极区、金属线、接触孔、接触插塞、穿孔、穿孔插塞及焊垫开口。目标布局122被呈现于本文档来自技高网...

【技术保护点】
1.一种集成电路制造方法，包括：接收一集成电路的一第一目标图案，上述第一目标图案包括两个第一目标特征及两个第二目标特征；基于上述第一目标图案及一定向自组装工艺，导出一第二目标图案，其中上述第一目标图案将通过一工艺所产生，上述工艺包括使用第二目标图案所导出的一引导图案执行上述定向自组装工艺，其中上述第二目标图案包括一第三特征及一第四特征，上述第三特征被设计以使用上述定向自组装工艺产生上述两个第一目标特征，并且上述第四特征被设计以使用上述定向自组装工艺产生上述两个第二目标特征；以及插入一或多个次定向自组装解析辅助特征到上述第二目标图案中，上述一或多个次定向自组装解析辅助特征连接上述第三特征及上述第四特征，其中上述导出步骤及上述插入步骤中的至少一者通过一电脑所执行。

【技术特征摘要】
2017.07.31 US 15/664,2221.一种集成电路制造方法，包括：接收一集成电路的一第一目标图案，上述第一目标图案包括两个第一目标特征及两个第二目标特征；基于上述第一目标图案及一定向自组装工艺，导出一第二目标图案，其中上述第一目标图案将通过一工艺所产生，上述工艺包括使用第二目标图案所导出的一引导图案执行上述定向自组装工...

【专利技术属性】
技术研发人员：李志杰，郑雅如，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71