存储器装置的行解码器制造方法及图纸

本发明专利技术提供一种存储器装置的行解码器，包括第一选择电路、第二选择电路与解码电路。第一选择电路、第二选择电路与存储器装置中的存储器阵列相互串叠。解码电路接收包括第一子地址与第二子地址的行地址。解码电路基于第一子地址与第二子地址产生用以控制第一选择电路与第二选择电路的第一解码数据与第二解码数据。解码电路中的第一解码器将第一子地址解码成第一解码数据，且第一解码数据响应于第二子地址中的第一预设比特的改变而被反转。

Row Decoder of Memory Device

The invention provides a row decoder of a memory device, including a first selection circuit, a second selection circuit and a decoding circuit. The first selection circuit, the second selection circuit and the memory array in the memory device are cascaded with each other. The decoding circuit receives the row addresses including the first sub-address and the second sub-address. The decoding circuit generates the first decoding data and the second decoding data for controlling the first and second selection circuits based on the first and second sub-addresses. The first decoder in the decoding circuit decodes the first sub-address into the first decoded data, and the first decoded data is reversed in response to the change of the first preset bit in the second sub-address.

【技术实现步骤摘要】
存储器装置的行解码器
本专利技术涉及一种存储器装置的解码技术，尤其涉及一种存储器装置的行解码器。
技术介绍
一般而言，存储器装置可通过行解码器与列解码器来选取存储器阵列中的存储单元，以对所选取的存储单元进行读取操作、验证操作或是编程操作。此外，在进行读取操作、验证操作或是编程操作的期间，存储器装置中的控制逻辑电路会连续地累加存储单元的行地址，以针对存储器阵列中的预设区块进行对应的操作。现有的行解码器可将行地址解码成第一至第三解码数据，以分别控制其内部的第一至第三选择电路。此外，在处理连续累加的行地址的过程中，现有的行解码器所解码出的解码数据往往会出现多次的同时转态。举例来说，就现有的行解码器而言，当行地址从{000000}逐一累加至{111111}的过程中，第一至第三解码数据同时发生转态的次数为4，且第一至第三解码数据中的两解码数据同时发生转态的次数为12。然而，当解码数据的状态同时改变时，则代表第一至第三选择电路中越多的开关同时被切换。因此，当解码数据同时出现转态的次数越多时，则将导致越多的电力开关损耗，进而增加行解码器的电力消耗，并降低行解码器的解码速度。更甚者，还可能会使解码数本文档来自技高网...

【技术保护点】
1.一种存储器装置的行解码器，其特征在于，包括：第一选择电路与第二选择电路，与所述存储器装置中的存储器阵列相互串叠；以及解码电路，电性连接所述第一选择电路与所述第二选择电路，并接收包括第一子地址与第二子地址的行地址，所述解码电路基于所述第一子地址产生用以控制所述第一选择电路的第一解码数据，并基于所述第二子地址产生用以控制所述第二选择电路的第二解码数据，且所述解码电路包括：第一解码器，将所述第一子地址解码成所述第一解码数据，且所述第一解码数据响应于所述第二子地址中的第一预设比特的改变而被反转。

【技术特征摘要】
1.一种存储器装置的行解码器，其特征在于，包括：第一选择电路与第二选择电路，与所述存储器装置中的存储器阵列相互串叠；以及解码电路，电性连接所述第一选择电路与所述第二选择电路，并接收包括第一子地址与第二子地址的行地址，所述解码电路基于所述第一子地址产生用以控制所述第一选择电路的第一解码数据，并基于所述第二子地址产生用以控制所述第二选择电路的第二解码数据，且所述解码电路包括：第一解码器，将所述第一子地址解码成所述第一解码数据，且所述第一解码数据响应于所述第二子地址中的第一预设比特的改变而被反转。2.根据权利要求1所述的存储器装置的行解码器，其特征在于，所述第一预设比特为所述第二子地址的最低有效比特。3.根据权利要求2所述的存储器装置的行解码器，其特征在于，所述第一解码器包括：第一反相器，接收所述第一子地址中的第一比特；第二反相器，接收所述第一子地址中的第二比特；第一多工器与第二多工器，分别接收所述第一比特与所述第一反相器的输出比特，且所述第一多工器与所述第二多工器分别受控于所述第一预设比特，以致使所述第一多工器与所述第二多工器的输出比特互为反相；第三多工器与第四多工器，分别接收所述第二比特与所述第二反相器的输出比特，且所述第三多工器与所述第四多工器分别受控于所述第一预设比特，以致使所述第三多工器与所述第四多工器的输出比特互为反相；第一与门，电性连接所述第一多工器与所述第三多工器的输出端；第二与门，电性连接所述第二多工器与所述第三多工器的输出端；第三与门，电性连接所述第一多工器与所述第四多工器的输出端；以及第四与门，电性连接所述第二多工器与所述第四多工器的输出端，且所述第一与门至所述第四与门产生所述第一解码数据。4.根据权利要求2所述的存储器装置的行解码器，其特征在于，所述第一解码器包括：第一同或门，接收所述第一子地址中的第一比特与所述第一预设比特；第二同或门，接收所述第一子地址中的第二比特与所述第一预设比特；第一反相器，电性连接所述第一同或门的输出端；第二反相器，电性连接所述第二同或门的输出端；第一与门，电性连接所述第一同或门的输出端与所述第二同或门的输出端；第二与门，电性连接所述第二同或门的输出端与所述第一反相器的输出端；第三与门，电性连接所述第一同或门的输出端与所述第二反相器的输出端；以及第四与门，电性连接所述第一反相器的输出端与所述第二反相器的输出端，且所述第一与门至第四与门产生所述第一解码数据。5.根据权利要求2所述的存储器装置的行解码器，其特征在于，还包括第三选择电路，电性连接所述解码电路且通过所述第二选择电路电性连接所述第一选择电路，其中所述行地址还包括第三子地址，所述解码电路还基于所述第三子地址产生用以控制所述第三选择电路的第三解码数据，所述解码电路还包括：第二解码器，将所述第二子地址解码成所述第二解码数据；以及第三解码器...

【专利技术属性】
技术研发人员：何文乔，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71