用于制程限制良率测试的方法及结构技术

本发明专利技术涉及用于制程限制良率测试的方法及结构，其揭露一种制造集成电路芯片的方法，该方法包括形成一个或多个线路结构以促进测试装置的制程限制良率(PLY)测试。线路结构包括连接区阵列以及围绕该阵列的一组金属垫。各连接区包括两部分，各部分具有与相应两端子测试装置的端子电性连接的两个节点。在用探针卡执行PLY测试期间，通过该连接区在该测试装置与该金属垫之间的电性连接允许各测试装置被单独测试。可选地，后续形成具有相同足印的额外线路结构并使其相互堆叠。将这些额外线路结构用于使用同一探针卡的PLY测试。可选地，在堆叠线路结构之间形成虚垫以提升鲁棒性。本发明专利技术还揭露依据此方法所形成的一种半导体结构。

【技术实现步骤摘要】
用于制程限制良率测试的方法及结构
本专利技术涉及制程限制良率(processlimitingyield；PLY)测试(也就是，良率监控)，尤其涉及用于PLY测试的方法及结构。
技术介绍
具体地说，在集成电路制造期间，执行在线测试以检测可能负面影响良率的兴趣缺陷(defectofinterest；DOI)。可利用晶圆上测试结构直接在集成电路生产线中的特定制程之后执行这些测试(也被称为制程限制良率(PLY)测试)，该晶圆上测试结构包括可使用例如探针卡探测的一个或多个被测装置(deviceundertest；DUT)。此类测试结构通常通过考虑下面的一个或多个因素来设计：被测装置(DUT)敏感性；DUT-区；DUT-可测试性；成本-效益；以及测试期间的结构刚性。DUT-敏感性是指给定特定类型DUT，相关缺陷类型的覆盖范围。DUT-区是指足以确保缺陷可检测的缺陷撷取剖面。DUT-可测试性是指DUT与测试仪的相容性。成本-效益考虑包括例如最大限度地降低测试结构的尺寸，将探针卡重复用于不同的测试结构等。结构刚性考虑包括例如承受探针触压(touchdown)而具有最小损伤的能力。不幸的是，在用于PL本文档来自技高网...

【技术保护点】
1.一种方法，包括：在半导体晶圆上形成第一线路结构，该第一线路结构包括：第一阵列的连接区，呈行列设置并与第一批的测试装置电性连接，各连接区包括具有与相应第一测试装置的第一对端子电性连接的第一节点及第二节点的第一部分以及具有与相应第二测试装置的第二对端子电性连接的第三节点及第四节点的第二部分；以及第一组的金属垫，包括：位于该第一阵列的第一侧的第一垫，位于该第一阵列的第二侧的第二垫，位于与该第一侧相对的该第一阵列的第三侧的第三垫，以及位于与该第二侧相对的该第一阵列的第四侧的第四垫，该第一阵列中的各列连接区具有与该列中的所有第一节点电性连接的第一垫以及与该列中的所有第三节点电性连接的第三垫，且该第一...

【技术特征摘要】
2017.07.18 US 15/652,6611.一种方法，包括：在半导体晶圆上形成第一线路结构，该第一线路结构包括：第一阵列的连接区，呈行列设置并与第一批的测试装置电性连接，各连接区包括具有与相应第一测试装置的第一对端子电性连接的第一节点及第二节点的第一部分以及具有与相应第二测试装置的第二对端子电性连接的第三节点及第四节点的第二部分；以及第一组的金属垫，包括：位于该第一阵列的第一侧的第一垫，位于该第一阵列的第二侧的第二垫，位于与该第一侧相对的该第一阵列的第三侧的第三垫，以及位于与该第二侧相对的该第一阵列的第四侧的第四垫，该第一阵列中的各列连接区具有与该列中的所有第一节点电性连接的第一垫以及与该列中的所有第三节点电性连接的第三垫，且该第一阵列中的各行连接区具有与该行中的所有第二节点电性连接的第二垫以及与该行中的所有第四节点电性连接的第四垫；以及使用该第一线路结构测试该第一批中的该测试装置。2.如权利要求1所述的方法，该第一批中的该测试装置包括两端子测试装置。3.如权利要求1所述的方法，其中，该第一阵列中的所有该连接区以及该第一组中的所有该金属垫形成于该半导体晶圆的特定金属层级中且该第一线路结构经进一步形成以包括：第一导线，将该第一垫与该第一节点电性连接；第二导线，将该第二垫与该第二节点电性连接；第三导线，将该第三垫与该第三节点电性连接；以及第四导线，将该第四垫与该第四节点电性连接，该第一导线及该第三导线位于该特定金属层级中并平行于该列，从而各列横向位于第一导线与第三导线之间，该第二导线分别包括第二导线上段及第二导线下段，以及该第四导线分别包括第四导线上段及第四导线下段。4.如权利要求3所述的方法，其中，该第二导线上段及该第四导线上段位于该特定金属层级中并平行于该行，从而各行中的各连接区横向位于第二导线上段与第四导线上段之间，其中，该第二导线下段及该第四导线下段位于该特定金属层级下方的该半导体晶圆的下方层级中，以及其中，过孔将该第二导线上段与该第二导线下段电性连接并且还将该第四导线上段与该第四导线下段电性连接，以分别形成该第二导线及该第四导线。5.如权利要求4所述的方法，位于该特定金属层级下方的该半导体晶圆的该下方层级是任意的下方金属层级、多晶硅层级或位于该多晶硅层级下方的某种其它下方层级。6.如权利要求3所述的方法，还包括，在所述形成该第一线路结构及所述使用该第一线路结构以后，形成位于该特定金属层级上方的第一上方金属层级以及位于该第一上方金属层级上方的第二上方金属层级，且在所述形成该第一上方金属层级及该第二上方金属层级期间，形成虚垫及第二线路结构，该虚垫形成于该第一上方金属层级中，该第二线路结构经形成以包括位于该第二上方金属层级中的第二阵列的连接区及第二组的金属垫，该第二阵列及该第二组在上方对齐并分别具有与该第一阵列及该第一组基本相同的足印，该第二阵列的该连接区与第二批的测试装置电性连接，以及该虚垫在该第二组中的该金属垫与该第一组中的该金属垫之间垂直对齐。7.如权利要求6所述的方法，还包括使用该第二线路结构测试该第二批中的所有测试装置，其中，在所述使用该第二线路结构期间，该虚垫防止探针向下穿透至该第一组中的任意该金属垫，以避免会影响测试结果的短路。8.如权利要求7所述的方法，还包括：在所述形成该第二线路结构及所述使用该第二线路结构以后，形成位于该第二上方金属层级上方的第三上方金属层级以及位于该第三上方金属层级上方的第四上方金属层级；在所述形成该第三上方金属层级及该第四上方金属层级期间，形成额外虚垫及第三线路结构，该额外虚垫形成于该第三上方金属层级中，该第三线路结构经形成以包括位于该第四上方金属层级中的第三阵列的连接区及第三组的金属垫，该第三阵列及该第三组在上方对齐并分别具有与该第二阵列及该第二组基本相同的该足印，该第三阵列的该连接区与第三批的测试装置电性连接，以及该额外虚垫在该第三组中的该金属垫与该第二组中的该金属垫之间垂直对齐；以及使用该第三线路结构测试该第三批中的所有测试装置。9.一种方法，包括：在半导体晶圆上形成第一线路结构，该第一线路结构包括：第一阵列的连接区，呈行列设置并与第一批的测试装置电性连接，各连接区包括具有与相应第一测试装置的第一对端子电性连接的第一节点及第二节点的第一部分以及具有与相应第二测试装置的第二对端子电性连接的第三节点及第四节点的第二部分；以及第一组的金属垫，包括：位于该第一阵列的第一侧的第一金属垫，位于该第一阵列的第二侧的第二金属垫，位于与该第一侧相对的该第一阵列的第三侧的第三金属垫，以及位于与该第二侧相对的该第一阵列的第四侧的第四金属垫，其中，该第一阵列中的各列连接区具有与该列中的所有第一节点电性连接的第一金属垫以及与该列中的所有第三节点电性连接的第三金属垫，以及其中，该第一阵列中的各行连接区具有与该行中的所有第二节点电性连接的第二金属垫以及与该行中的所有第四节点电性连接的第四金属垫；使用该第一线路结构测试该第一批中的所有测试装置，所述使用该第一线路结构包括：选择特定列；通过以下方式测试与该特定列的该连接区电性连接的所有第一测试装置：向与该特定列的该连接区的该第一节点电性连接的特定第一金属垫施加第一供应电压；使所有其它第一金属垫、该第三金属垫及该第四金属垫浮置；将该第二金属垫与第二供应电压连接；在各该第二金属垫确定第一电流量；基于该第一电流量，检测与该特定列的该连接区电性连接的任意该第一测试装置中的任意缺陷；通过以下方式测试与该特定列的该连接区电性连接的所有第二测试装置：向与该特定列的该连接区中的该第二节点电性连接的特定第三金属垫施加该第一供应电压；使所有其它第三金属垫、该第一金属垫及该第二金属垫浮置；将该第四金属垫与该第二供应电压连接；在各该第四金属垫确定第二电流量；基于该第二电流量，检测与该特定列的该连接区电性连接的任意该第二测试装置中的任意缺陷；以及迭代重复所述选择该特定列、所述测试与该特定列的该连接区电性连接的该第一测试装置以及所述测试与该特定列的该连接区电性连接的该第二测试装置，直至该第一阵列中的所有该列都经选择且该第一...

【专利技术属性】
技术研发人员：威·德史奇，瑞卡都·P·米卡罗，T·默贝特，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY