The present invention relates to a high voltage transistor using buried insulating layer as gate dielectric, using buried insulating material of SOI structure as gate dielectric material, and a gate electrode material can be set in the form of doped semiconductor region under the buried insulating layer. Based on mature CMOS technology, a high voltage transistor can be formed. The high voltage transistor can be formed with high process compatibility based on the process of forming a complex fully depleted SOI transistor. In some example embodiments, the high voltage transistor can also be set as a fully depleted transistor configuration.
【技术实现步骤摘要】
利用埋置绝缘层作为栅极介电质的高压晶体管
本披露通常涉及半导体装置及制造技术，以提供基于半导体或绝缘体上硅(silicon-on-insulator；SOI)架构形成的晶体管元件。
技术介绍
由于场效应晶体管的关键尺寸的持续缩小，在半导体装置的领域已取得显着进步。在最近的发展中，在复杂平面装置架构中，晶体管元件的关键尺寸已达到30纳米甚至更小，从而获得极高集成密度，并因此提供在单个集成电路中集成越来越多功能的可能性。复杂场效应晶体管的关键尺寸(例如栅极长度)的持续缩小通常涉及特定的挑战，必须解决这些特定挑战以实现尺寸缩小的场效应晶体管的合适功能。复杂场效应晶体管的栅极长度的持续缩小的这些负面影响的其中一些涉及形成于栅极电极结构下方的导电沟道之间的电容耦合，其余晶体管本体相对栅极电极结构的寄生电容，从而增加进入并穿过极薄栅极介电材料的静态及动态漏电流，等等。例如，栅极电极结构至沟道区的减小的电容耦合的问题已导致栅极介电材料的物理厚度持续缩小，以增加电容耦合，另一方面，这可能显着促进进入并穿过该薄栅极介电材料的漏电流增加。因此，已开发复杂材料系统及制造技术，以向栅极介...
【技术保护点】
1.一种半导体装置，包括：沟道区，位于半导体层中；漏区与源区，位于该半导体层上，以横向连接该沟道区；埋置绝缘层，包括位于该沟道区下方的一部分；以及掺杂区，位于该埋置绝缘层下方并与栅极接触区连接，该埋置绝缘层的该部分及该掺杂区形成晶体管元件的栅极电极结构。
【技术特征摘要】
2017.07.12 US 15/647,4031.一种半导体装置，包括：沟道区，位于半导体层中；漏区与源区，位于该半导体层上，以横向连接该沟道区；埋置绝缘层，包括位于该沟道区下方的一部分；以及掺杂区，位于该埋置绝缘层下方并与栅极接触区连接，该埋置绝缘层的该部分及该掺杂区形成晶体管元件的栅极电极结构。2.如权利要求1所述的半导体装置，其中，该埋置绝缘层的厚度为30纳米或更小。3.如权利要求1所述的半导体装置，其中，该半导体层的厚度为15纳米或更小。4.如权利要求1所述的半导体装置，其中，该掺杂区由沟槽隔离结构沿晶体管长度方向界定。5.如权利要求1所述的半导体装置，其中，该掺杂区嵌埋于衬底材料中并沿晶体管长度方向横向偏离沟槽隔离结构。6.如权利要求1所述的半导体装置，还包括全耗尽低功率晶体管元件，包括形成于该埋置绝缘层上方的栅极电极结构。7.如权利要求6所述的半导体装置，其中，该低功率晶体管元件的该栅极电极结构包括高k介电材料。8.如权利要求1所述的半导体装置，其中，该漏区与源区作为抬升式漏区与源区形成于该半导体层上。9.如权利要求8所述的半导体装置，还包括层间介电材料，连续形成于该漏区与该源区之间。10.一种晶体管元件，包括：沟道区，位于漏区与源区之间；埋置绝缘层的一部分，位于至少该沟道区下方；以及掺杂半导体区，位于该埋置绝缘层的该部分下方并与控制...
【专利技术属性】
技术研发人员：艾略特·约翰·史密斯，陈倪尔，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY
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