半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，包括：第一导电类型的衬底；形成于所述衬底的上表面的第一导电类型的第一外延层；形成于所述第一外延层的部分上表面的第一导电类型的第二外延层；形成于所述第二外延层的上表面的第二导电类型的第三外延层；形成于所述第三外延层的上表面的第一导电类型的第四外延层；第一介质层；第二导电类型的第一掺杂区；形成于所述第一掺杂区的上表面的第一导电类型的第五外延层；第二介质层；与所述第四外延层及所述第五外延层电连接的正面金属层；与所述衬底电连接的背面金属层。所述半导体器件具有双向、低电容及缺陷少的特点。

Semiconductor Devices and Their Manufacturing Methods

The invention provides a semiconductor device and a manufacturing method thereof, including: a substrate of the first conductive type; a first conductive type epitaxial layer formed on the upper surface of the substrate; a second conductive type epitaxial layer formed on the upper surface of a part of the first epitaxial layer; and a third epitaxial layer of the second conductive type formed on the upper surface of the second epitaxial layer; The fourth epitaxy layer of the first conductive type on the upper surface of the third epitaxy layer; the first dielectric layer; the first doping region of the second conductive type; the fifth epitaxy layer of the first conductive type formed on the upper surface of the first doping region; the second dielectric layer; the front metal layer electrically connected with the fourth epitaxy layer and the fifth epitaxy layer; and the back of the electrical connection with the substrate. Surface metal layer. The semiconductor device has the characteristics of bidirectional, low capacitance and few defects.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体器件领域，尤其涉及一种半导体器件及其制造方法。
技术介绍
静电放电(ESD)以及其他一些以电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰。传统的浪涌防护产品通过设置沟槽以获得更大的有效结面积，电容通常在几十、甚至上百pF，对高频信号的衰减作用很大，不能满足当今的信息传输需求，且容易产生缺陷，制造成本较高。
技术实现思路
本专利技术所要解决的技术问题是如何提供一种低电容、缺陷小且制造成本低的半导体器件及其制造方法。为了解决上述问题，本专利技术提供了一种半导体器件，其包括：第一导电类型的衬底；第一导电类型的第一外延层，形成于所述衬底的上表面；第一导电类型的第二外延层，形成于所述第一外延层的部分上表面，包括第一子外延层和第二子外延层；第二导电类型的第三外延层，包括形成于所述第一子外延层的上表面的第三子外延层和形成于所述第二子外延层的上表面的第四子外延层；第一导电类型的第四外延层，包括形成于所述第三子外延层的上表面的第五子外延层和形成于所述第四子外延层的上表面的第六子外延层；第一介质层，覆盖所述第二外延层、所述第三外延层及所述第四外延层的侧表面及所述第四外延层的上表面；第二导电类型的第一掺杂区，自所述第一子外延层与所述第二子外延层之间的所述第一外延层的上表面向下延伸；第一导电类型的第五外延层，形成于所述第一掺杂区的上表面；第二介质层，覆盖所述第五外延层的上表面；正面金属层，包括与所述第四外延层电连接的第一子金属层和与所述第五外延层电连接的第二子金属层；背面金属层，与所述衬底的下表面电连接。所述半导体器件具有三组二极管并联的结构，极大地减少了所述其自身在高频电路中的寄生电容；通过形成所述第二外延层、所述第三外延层、所述第四外延层及所述第五外延层来形成三组并联的二极管，使得所述半导体器件缺陷少、漏电流小、制造成本低。从而，所述半导体器件的性能和可靠性都得到了提升。进一步的，所述半导体器件还包括：接触孔，包括形成于所述第一介质层中用于填充第一子金属层的第一接触孔与形成于所述第二介质层中用于填充第二子金属层的第二接触孔。进一步的，所述半导体器件还包括：第一导电类型的第二掺杂区，包括自第四外延层的上表面向下延伸的第一子掺杂区和自所述第五外延层的上表面向下延伸的第二子掺杂区。进一步的，所述第二掺杂区与所述接触孔对齐设置，以形成欧姆接触降低导通电阻。进一步的，所述第一介质层及所述第二介质层的材质为氧化硅。进一步的，所述第一外延层的掺杂浓度小于所述衬底的掺杂浓度，使得所述第一外延层的导电能力次于所述衬底的导电能力。本专利技术还提供了一种半导体器件的制造方法，其包括以下步骤：步骤S10：提供第一导电类型的衬底，在所述衬底的上表面形成第一导电类型的第一外延层；步骤S20：在所述第一外延层的部分上表面形成第一导电类型的第二外延层，所述第二外延层包括第一子外延层和第二子外延层；在在所述第二外延层的上表面形成第二导电类型的第三外延层，所述第三外延层包括形成于所述第一子外延层的上表面的第三子外延层和形成于所述第二子外延层的上表面的第四子外延层；在所述第三外延层的上表面形成第一导电类型的第四外延层，所述第四外延层包括形成于所述第三子外延层的上表面的第五子外延层和形成于所述第四子外延层的上表面的第六子外延层；步骤S30：形成覆盖所述第二外延层、所述第三外延层及所述第四外延层的侧表面及所述第四外延层的上表面的第一介质层；步骤S40：自所述第一子外延层与所述第二子外延层之间的所述第一外延层的上表面向下延伸形成第二导电类型的第一掺杂区；步骤S50：在所述第一掺杂区的上表面形成第一导电类型的第五外延层；步骤S60：形成覆盖所述第五外延层的上表面的第二介质层；步骤S70：形成正面金属层，所述正面金属层包括与所述第四外延层电连接的第一子金属层和与所述第五外延层电连接的第二子金属层；形成背面金属层，与所述衬底的下表面电连接。所述半导体器件具有三组二极管并联的结构，极大地减少了所述其自身在高频电路中的寄生电容；通过形成所述第二外延层、所述第三外延层、所述第四外延层及所述第五外延层来形成三组并联的二极管，使得所述半导体器件缺陷少、漏电流小、制造成本低。从而，所述半导体器件的性能和可靠性都得到了提升。进一步的，在步骤S60以后，还包括以下步骤：步骤S61：形成接触孔，所述接触孔包括形成于所述第一介质层中用于填充第一子金属层的第一接触孔与形成于所述第二介质层中用于填充第二子金属层的第二接触孔。进一步的，在步骤S61以后，还包括以下步骤：步骤S62：形成第一导电类型的第二掺杂区，所述第二掺杂区包括自第四外延层的上表面向下延伸的第一子掺杂区和自所述第五外延层的上表面向下延伸的第二子掺杂区。进一步的，在步骤S61中，采用干法刻蚀形成所述接触孔。附图说明下面结合附图和实施例对本专利技术进一步说明。图1为本专利技术实施方式提供的半导体器件的剖面结构示意图；图2为图1的半导体器件的等效电路图；图3为图1的半导体器件的制造方法的流程示意图；图4至图14为图1的半导体器件的制造方法的详细过程示意图。图中：1、衬底；2、第一外延层；3、第二外延层；3a、第一子外延层；3b、第二子外延层；4、第三外延层；4a、第三子外延层；4b、第四子外延层；5、第四外延层；5a、第五子外延层；5b、第六子外延层；6、第一介质层；7、第一掺杂区；8、第五外延层；9、第二介质层；10、正面金属层；10a、第一子金属层；10b、第二子金属层；11、背面金属层；12、接触孔；12a、第一子接触孔；12b、第二子接触孔；13、第二掺杂区；13a、第一子掺杂区；13b、第二子掺杂区；A、第一支路；A1、第一二极管；A2、第二二极管；B、第二支路；B1、第三二极管；B2、第四二极管；C、第三支路；C1、第五二极管；C2、第六二极管。具体实施方式为了使本专利技术的目的、技术方案和有益效果更加清晰明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该专利技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。下面结合附图和实施例进一步具体说明本专利技术的技术方案。请参阅图1，一种半导体器件100包括：第一导电类型的衬底1；第一导电类型的第一外延层2，形成于所述衬底1的上表面；第一导电类型的第二外延层3，形成于所述第一外延层2的部分上表面，包括第本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，其包括：第一导电类型的衬底；第一导电类型的第一外延层，形成于所述衬底的上表面；第一导电类型的第二外延层，形成于所述第一外延层的部分上表面，包括第一子外延层和第二子外延层；第二导电类型的第三外延层，包括形成于所述第一子外延层的上表面的第三子外延层和形成于所述第二子外延层的上表面的第四子外延层；第一导电类型的第四外延层，包括形成于所述第三子外延层的上表面的第五子外延层和形成于所述第四子外延层的上表面的第六子外延层；第一介质层，覆盖所述第二外延层、所述第三外延层及所述第四外延层的侧表面及所述第四外延层的上表面；第二导电类型的第一掺杂区，自所述第一子外延层与所述第二子外延层之间的所述第一外延层的上表面向下延伸；第一导电类型的第五外延层，形成于所述第一掺杂区的上表面；第二介质层，覆盖所述第五外延层的上表面；正面金属层，包括与所述第四外延层电连接的第一子金属层和与所述第五外延层电连接的第二子金属层；背面金属层，与所述衬底的下表面电连接。

【技术特征摘要】
1.一种半导体器件，其特征在于，其包括：第一导电类型的衬底；第一导电类型的第一外延层，形成于所述衬底的上表面；第一导电类型的第二外延层，形成于所述第一外延层的部分上表面，包括第一子外延层和第二子外延层；第二导电类型的第三外延层，包括形成于所述第一子外延层的上表面的第三子外延层和形成于所述第二子外延层的上表面的第四子外延层；第一导电类型的第四外延层，包括形成于所述第三子外延层的上表面的第五子外延层和形成于所述第四子外延层的上表面的第六子外延层；第一介质层，覆盖所述第二外延层、所述第三外延层及所述第四外延层的侧表面及所述第四外延层的上表面；第二导电类型的第一掺杂区，自所述第一子外延层与所述第二子外延层之间的所述第一外延层的上表面向下延伸；第一导电类型的第五外延层，形成于所述第一掺杂区的上表面；第二介质层，覆盖所述第五外延层的上表面；正面金属层，包括与所述第四外延层电连接的第一子金属层和与所述第五外延层电连接的第二子金属层；背面金属层，与所述衬底的下表面电连接。2.根据权利要求1所述的半导体器件，其特征在于，还包括：接触孔，包括形成于所述第一介质层中用于填充第一子金属层的第一接触孔与形成于所述第二介质层中用于填充第二子金属层的第二接触孔。3.根据权利要求2所述的半导体器件，其特征在于，还包括：第一导电类型的第二掺杂区，包括自第四外延层的上表面向下延伸的第一子掺杂区和自所述第五外延层的上表面向下延伸的第二子掺杂区。4.根据权利要求3所述的半导体器件，其特征在于，所述第二掺杂区与所述接触孔对齐设置。5.根据权利要求1～4中任意一项所述的半导体器件，其特征在于，所述第一介质层及所述第二介质层的材质为氧化硅。6.根据权利要求5所述的半导体器件，其特征在于，所述第一外延层的掺杂浓度小于所述衬底的掺杂浓度。7.一种半导体器件的制造方法，其特征在于，包括以下步骤：步骤S10：提供第一导电类型的...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：深圳市心版图科技有限公司，
类型：发明
国别省市：广东,44