一种适用于大功率半导体器件的结终端及其制备方法技术

本发明专利技术揭示了一种适用于功率器件的结终端及其制备方法，所述结终端包括半导体基底、第一电极、半导体区域、第二电极。第一电极形成于半导体基底的下端面；半导体区域形成于半导体基底的上端面，其具有第一导电类型，半导体区域包括有源区域、第一终端区域、第二终端区域、第三终端区域。第二电极连接有源区域、第一终端区域和第二终端区域沟槽内半导体材料，以及有源区域的台面。本发明专利技术结终端可改善结终端器件耐高压特性。

A junction terminal for high power semiconductor devices and its preparation method

The invention discloses a junction terminal suitable for power devices and a preparation method thereof. The junction terminal comprises a semiconductor substrate, a first electrode, a semiconductor region and a second electrode. The first electrode is formed at the lower end of the semiconductor substrate; the semiconductor region is formed at the upper end of the semiconductor substrate and has the first conductive type. The semiconductor region includes the active region, the first terminal region, the second terminal region and the third terminal region. The second electrode connects the semiconductor material in the groove of the active region, the first terminal region and the second terminal region, and the mesa of the active region. The junction terminal of the invention can improve the high voltage resistance characteristics of the junction terminal device.

【技术实现步骤摘要】
一种适用于大功率半导体器件的结终端及其制备方法
本专利技术属于半导体功率器件
，涉及一种功率器件的结终端，尤其涉及一种适用于电荷耦合器件的结终端；同时，本专利技术还涉及一种适用于电荷耦合器件的结终端的制备方法。
技术介绍
监管机构与终端客户对DC-DC电源效率的要求越来越高。新的设计要求更低的导通阻抗，同时不能影响非钳位电感性开关(UIS)能力或者是不增加开关损耗。DC-DC设计人员一直面临着提高效率和功率密度的挑战，导通阻抗Rds-on和栅极电荷Qg两个关键参数，一般总是一个减小则另一个增大，故功率MOSFET设计人员必须考虑到二者之间的权衡。而功率MOSFET技术的不断进步帮助他们得以缓解这一矛盾。电荷耦合MOSFET工艺可以做到减小Rds-on，却不影响Qg。这种技术让电源设计人员能够把效率和功率密度提高到一个新的水平。目前市场上绝大部分中高压电荷耦合器件的终端沟槽底部需要形成P阱以减缓电场集中，从而提升器件耐压特性。但是采用上述终端设计时，沟槽底部的P阱要么通过沟槽底部注入工艺形成，要么通过埋层工艺形成，不管采用哪种工艺，工艺难度均很大，不易控制，而且工艺流程复杂，量产良率低，大大增加了制造成本。
技术实现思路
本专利技术所要解决的技术问题是：提供一种适用于电荷耦合器件的结终端，可改善结终端器件耐高压特性。此外，本专利技术还提供一种适用于电荷耦合器件的结终端的制备方法，制得的结终端可改善结终端器件耐高压特性。为解决上述技术问题，本专利技术采用如下技术方案：一种适用于电荷耦合器件的结终端，所述结终端包括：半导体基底；第一电极，形成于所述半导体基底的下端面；半导体区域，形成于所述半导体基底的上端面，其具有第一导电类型，所述半导体区域包括：有源区域，设有多个第一沟槽，第一沟槽侧壁及底部填充介质材料，内部填充半导体材料；第一终端区域，设有至少两个第二沟槽，第二沟槽侧壁及底部填充介质材料，内部填充半导体材料；第二终端区域，设有多个第三沟槽，第三沟槽侧壁及底部填充介质材料，内部填充半导体材料；第三终端区域，设有一个第四沟槽，第四沟槽侧壁及底部填充介质材料，内部填充半导体材料，其内半导体材料和第三终端区内与第二终端区相邻的台面相连；第二电极，其连接有源区域、第一终端区域和第二终端区域沟槽内半导体材料，以及有源区域的台面。作为本专利技术的一种优选方案，所述有源区域、第一终端区域、第二终端区域、第三终端区域沟槽内侧壁及底部填充电介质材料由淀积形成，或者热氧化形成，或者先氧化再淀积形成；所述有源区域、第一终端区域、第二终端区域、第三终端区域沟槽内侧壁及底部填充电介质材料的厚度相同，由器件耐压规格和具有第一导电类型的半导体区域的掺杂浓度确定；作为本专利技术的一种优选方案，所述有源区域、第一终端区域、第二终端区域、第三终端区域的沟槽宽度相同或者不同。作为本专利技术的一种优选方案，所述有源区域的沟槽间距相同；所述第一终端区域的沟槽间距相同或者由内向外逐渐增大，最小沟槽间距小于有源区域的沟槽间距；所述第二终端区域的沟槽间距相同或者由内向外逐渐增大，最小沟槽间距大于第一终端区域的最大沟槽间距；所述第三终端区域的沟槽间距等于或者大于第二终端区域的最大沟槽间距。作为本专利技术的一种优选方案，所述有源区域的沟槽深度相同；所述第一终端区域的沟槽深度相同或者由内向外逐渐增大，最小沟槽深度大于有源区域的沟槽间距；所述第二终端区域的沟槽深度相同，沟槽深度等于第一终端区域的最大沟槽深度；所述第三终端区域的沟槽深度与第二终端区域的沟槽深度相同。一种上述结终端的制备方法，所述制备方法包括如下步骤：步骤S1：在浓掺杂的半导体基底上生长半导体区域；首先在半导体区域上刻蚀有源区域的第一沟槽；接着刻蚀第一终端区域的第二沟槽，如果第二沟槽的深度由内向外逐渐增大，则按照深度由小到大分别刻蚀；第二沟槽中深度最大的沟槽和第二终端区域的第三沟槽以及第三终端区域的第四沟槽一起刻蚀。；步骤S2：随后，通过先热氧化再淀积的方法在沟槽侧壁和底部填充一定厚度的电介质，其厚度由器件耐压规格和具有第一导电类型的半导体区域的掺杂浓度确定；然后采用浓掺杂的多晶硅填满整个沟槽；之后进行化学机械抛光CMP平坦化；步骤S3：继续进行MOS正面工艺，栅氧生长，多晶硅栅淀积、刻蚀，P阱注入、退火，铝下介质淀积，孔刻蚀，而后淀积第二电极材料并进行图形化刻蚀；最后对半导体基底进行背面减薄并形成第一电极，由此完成了一种电荷耦合MOS的制作。作为本专利技术的一种优选方案，所述步骤S1中，在浓掺杂的半导体基底上生长N型外延层，N型外延层作为所述半导体区域。作为本专利技术的一种优选方案，所述步骤S2中，沟槽侧壁和底部的电介质填充由先热氧化再淀积工艺形成，或者热氧化工艺形成，或者淀积工艺形成。本专利技术的有益效果在于：本专利技术提出的适用于电荷耦合器件的结终端及其制备方法，由于终端区通过横向和纵向呈梯度缓慢拉开的设计方法，有效减缓电场集中，其击穿特性显著改善。而且本专利技术的终端结构制作简单，与器件常规工艺兼容性好，效率高。本专利技术的终端区，纵向缓慢增加沟槽深度，横向缓慢增加沟槽间距，从而减缓电场集中，改善击穿特性；较常用的在终端沟槽底部形成P阱的方法，省去了沟槽底部注入工艺或者埋层工艺，制造难度降低，工艺流程简单化，更有利于良率的提高以及制造成本的控制。附图说明图1为本专利技术的结终端结构的截面示意图。具体实施方式下面结合附图详细说明本专利技术的优选实施例。实施例一请参阅图1，本专利技术揭示了一种适用于电荷耦合器件的结终端，所述结终端包括：半导体基底1、第一电极11、半导体区域2、第二电极12。半导体基底1为具有第一掺杂类型的半导体材料，大约0.002-0.008ohm.cm的掺杂电阻率，典型的是As或Sb掺杂N型硅基底。第一电极11形成于所述半导体基底1的下端面（背面）；半导体区域2形成于所述半导体基底1的上端面，其具有第一导电类型（即第一掺杂类型），半导体区域2典型的材料为电阻率为0.5-5ohm.cmPh掺杂N型硅外延材料。所述半导体区域2包括：有源区域100、第一终端区域200、第二终端区域300、第三终端区域400。其中，有源区域设有多个第一沟槽3，第一沟槽3侧壁及底部填充介质材料（SiO2），内部填充半导体材料（浓掺杂的多晶硅），有源区域的沟槽间距相同，沟槽深度相同；第一终端区域设有至少两个第二沟槽4，第二沟槽4侧壁及底部填充介质材料（SiO2），内部填充半导体材料（浓掺杂的多晶硅），第一终端区域的沟槽间距相同或者由内向外逐渐增大，最小沟槽间距小于有源区域的沟槽间距，沟槽深度相同或者由内向外逐渐增大，最小沟槽深度大于有源区域的沟槽间距；第二终端区域设有多个第三沟槽5，第三沟槽5侧壁及底部填充介质材料（SiO2），内部填充半导体材料（浓掺杂的多晶硅），第二终端区域的沟槽间距相同或者由内向外逐渐增大，最小沟槽间距大于第一终端区域的最大沟槽间距，沟槽深度相同，沟槽深度等于第一终端区域的最大沟槽深度；第三终端区域设有一个第四沟槽6，第四沟槽6侧壁及底部填充介质材料（SiO2），内部填充半导体材料（浓掺杂的多晶硅），第三终端区域的沟槽间距等于或者大于第二终端区域的最大沟槽间距，沟槽深度与第二终端区域的沟槽深度相同。所述第二电极12连接有源区域100、本文档来自技高网...

【技术保护点】
1.一种适用于电荷耦合器件的结终端，其特征在于，所述结终端包括：半导体基底；第一电极，形成于所述半导体基底的下端面；半导体区域，形成于所述半导体基底的上端面，其具有第一导电类型，所述半导体区域包括：有源区域，设有多个第一沟槽，第一沟槽侧壁及底部填充介质材料，内部填充半导体材料；第一终端区域，设有至少两个第二沟槽，第二沟槽侧壁及底部填充介质材料，内部填充半导体材料；第二终端区域，设有多个第三沟槽，第三沟槽侧壁及底部填充介质材料，内部填充半导体材料；第三终端区域，设有一个第四沟槽，第四沟槽侧壁及底部填充介质材料，内部填充半导体材料，其内半导体材料和第三终端区内与第二终端区相邻的台面相连；第二电极，其连接有源区域、第一终端区域和第二终端区域沟槽内半导体材料，以及有源区域的台面。

【技术特征摘要】
1.一种适用于电荷耦合器件的结终端，其特征在于，所述结终端包括：半导体基底；第一电极，形成于所述半导体基底的下端面；半导体区域，形成于所述半导体基底的上端面，其具有第一导电类型，所述半导体区域包括：有源区域，设有多个第一沟槽，第一沟槽侧壁及底部填充介质材料，内部填充半导体材料；第一终端区域，设有至少两个第二沟槽，第二沟槽侧壁及底部填充介质材料，内部填充半导体材料；第二终端区域，设有多个第三沟槽，第三沟槽侧壁及底部填充介质材料，内部填充半导体材料；第三终端区域，设有一个第四沟槽，第四沟槽侧壁及底部填充介质材料，内部填充半导体材料，其内半导体材料和第三终端区内与第二终端区相邻的台面相连；第二电极，其连接有源区域、第一终端区域和第二终端区域沟槽内半导体材料，以及有源区域的台面。2.根据权利要求1所述的适用于电荷耦合器件的结终端，其特征在于：所述有源区域、第一终端区域、第二终端区域、第三终端区域沟槽内侧壁及底部填充电介质材料由淀积形成，或者热氧化形成，或者先氧化再淀积形成；所述有源区域、第一终端区域、第二终端区域、第三终端区域沟槽内侧壁及底部填充电介质材料的厚度相同，由器件耐压规格和具有第一导电类型的半导体区域的掺杂浓度确定。3.根据权利要求1所述的适用于电荷耦合器件的结终端，其特征在于：所述有源区域、第一终端区域、第二终端区域、第三终端区域的沟槽宽度相同或者不同。4.根据权利要求1所述的适用于电荷耦合器件的结终端，其特征在于：所述有源区域的沟槽间距相同；所述第一终端区域的沟槽间距相同或者由内向外逐渐增大，最小沟槽间距小于有源区域的沟槽间距；所述第二终端区域的沟槽间距相同或者由内向外逐渐增大，最小沟槽间距大于第一终端区域的最大沟...

【专利技术属性】
技术研发人员：陆宇，
申请(专利权)人：上海卓弘微系统科技有限公司，
类型：发明
国别省市：上海,31