一种高存储容量的三维键合传感器的结构及其制造方法技术

本发明专利技术提供一种高存储容量的三维键合传感器及其制造方法，属于集成电路技术领域，包括：提供一第一晶圆结构和一第二晶圆结构，第一晶圆结构包括第一硅衬底、传感器的逻辑控制模块、SRAM模块、3D NAND的外围电路及3D NAND的存储单元阵列，逻辑控制模块、SRAM模块、3D NAND的外围电路及3D NAND的存储单元阵列集成于第一硅衬底同一侧，第二晶圆结构包括第二硅衬底及集成于第二硅衬底上的传感器的感应模块；第一晶圆结构与第二晶圆结构键合得到预处理传感器，对预处理传感器进行后续处理形成三维键合传感器。本发明专利技术的有益效果：仅需两片晶圆三维键合有利于提高良率；SRAM模块可代替三层堆叠CIS中的DRAM存储模块，额外的3D NAND模块可提供更高容量的数据存储功能。

Structure and fabrication method of a three-dimensional bonded sensor with high storage capacity

The invention provides a three-dimensional bonding sensor with high storage capacity and its manufacturing method, belonging to the technical field of integrated circuits, including: providing a first wafer structure and a second wafer structure. The first wafer structure includes a first silicon substrate, a logical control module of the sensor, a SRAM module, a peripheral circuit of 3D NAND and a storage unit array of 3D NAND, a logical control module, and SRAM. Modules, 3D NAND peripheral circuits and 3D NAND memory cell arrays are integrated on the same side of the first silicon substrate. The second wafer structure includes the second silicon substrate and the sensing module of the sensor integrated on the second silicon substrate. The first wafer structure and the second wafer structure are bonded to obtain the pretreatment sensor, and the pretreatment sensor is subsequently processed to form a three-dimensional bonding sensor. The invention has the beneficial effect that only two wafers need three-dimensional bonding to improve the yield; SRAM module can replace DRAM storage module in three-layer stacked CIS, and additional 3D NAND module can provide higher capacity data storage function.

【技术实现步骤摘要】
一种高存储容量的三维键合传感器的结构及其制造方法
本专利技术涉及集成电路
，尤其涉及一种提供高存储容量的三维键合传感器的结构及其制造方法。
技术介绍
目前为CIS芯片(CMOSImageSensor，CMOS影像传感器简称CIS)增加存储单元采用的方法是将DRAM芯片(DynamicRandomAccessMemory，动态随机存取存储器简称DRAM)堆叠在pixel(像素)芯片和ISP芯片(ImageSignalProcessing，图像信号处理简称ISP)的中间层。该方法存在下述问题，首先，DRAM与Pixel及ISP共三层晶圆做三维键合堆叠，良率低；其次，DRAM需与Pixel和ISP的芯片尺寸保持一致，存储容量有限，无法满足某些需要更大数据存储容量和更高速数据处理应用的需求。
技术实现思路
针对现有技术中存在的问题，本专利技术涉及一种提供高存储容量的三维键合传感器及其制造方法。本专利技术采用如下技术方案：一种提供高存储容量的三维键合传感器制造方法，包括：步骤S1、提供一第一晶圆结构和一第二晶圆结构，所述第一晶圆结构包括第一硅衬底、传感器的逻辑控制模块、SRAM模块以及3DNAND模块，所述逻辑控制模块、所述SRAM模块以及所述3DNAND模块集成于所述第一硅衬底的同一侧，所述第二晶圆结构包括第二硅衬底以及集成于所述第二硅衬底上的所述传感器的感应模块；步骤S2、通过将所述第一晶圆结构具有所述3DNAND模块的一侧与所述第二晶圆结构具有所述感应模块的一侧进行键合以得到预处理传感器，对所述预处理传感器进行后续处理以形成三维键合传感器。优选的，所述3DNAND模块包括外围电路和存储单元阵列。优选的，所述步骤S2中，所述第一晶圆结构与所述第二晶圆结构的键合面由所述存储单元阵列的面和所述感应模块的面构成。优选的，所述步骤S1中，所述第一晶圆结构的具体形成步骤如下：步骤S11a、提供一所述第一硅衬底；步骤S12a、将所述逻辑控制模块、所述SRAM模块以及所述3DNAND模块的所述外围电路集成于所述第一硅衬底上以形成SoC芯片；步骤S13a、将所述3DNAND模块的所述存储单元阵列集成于所述SoC芯片上以形成所述第一晶圆结构。优选的，所述步骤S12a中，采用半导体生长工艺，以使所述SoC芯片的尺寸与所述感应模块的尺寸相同。优选的，所述步骤S1中，所述第二晶圆结构的具体形成步骤如下：步骤S11b、提供一所述第二硅衬底；步骤S12b、将所述感应模块集成于所述第二硅衬底上以形成所述第二晶圆结构。优选的，所述传感器的所述逻辑控制模块为ISP模块。优选的，所述传感器的所述感应模块为像素电路模块。一种三维键合传感器，由一第一晶圆结构和一第二晶圆结构键合后构成；所述第一晶圆结构包括第一硅衬底、传感器的逻辑控制模块、SRAM模块以及3DNAND模块，所述逻辑控制模块、所述SRAM模块以及所述3DNAND模块集成于所述第一硅衬底的同一侧，所述第二晶圆结构包括第二硅衬底以及集成于所述第二硅衬底上的所述传感器的感应模块；所述第一晶圆结构具有所述3DNAND模块的一侧与所述第二晶圆结构具有所述感应模块的一侧键合构成所述三维键合传感器。优选的，所述3DNAND模块包括外围电路和存储单元阵列。优选的，所述步骤S2中，所述第一晶圆结构与所述第二晶圆结构的键合面由所述存储单元阵列的面和所述感应模块的面构成。优选的，所述第一晶圆结构包括：SoC芯片及集成于所述SoC芯片上的所述3DNAND模块的所述存储单元阵列；所述SoC芯片包括：所述第一硅衬底及集成于所述第一硅衬底上的所述逻辑控制模块、所述SRAM模块以及所述3DNAND模块的所述外围电路。优选的，所述第二晶圆结构包括：所述第二硅衬底及集成于所述第二硅衬底上的所述感应模块。优选的，所述传感器的所述逻辑控制模块为ISP模块。优选的，所述传感器的所述感应模块为像素电路模块。本专利技术的有益效果：仅需两片晶圆三维键合，有利于提高良率；SRAM模块即可代替三层堆叠CIS中的DRAM存储模块，额外的3DNAND模块可提供更高容量的数据存储功能。附图说明图1为本专利技术的一种优选实施例中，高存储容量的三维键合传感器制造方法的流程图；图2为本专利技术的一种优选实施例中，步骤S1中，第一晶圆结构的具体形成的流程图；图3为本专利技术的一种优选实施例中，步骤S1中，第二晶圆结构的具体形成的流程图；图4-8为本专利技术的一种优选实施例中，提供高存储容量的三维键合传感器制造方法的流程示意图。具体实施方式需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。下面结合附图对本专利技术的具体实施方式作进一步的说明：如图1、4-8所示，一种提供高存储容量的三维键合传感器制造方法，包括：步骤S1、提供一第一晶圆结构10和一第二晶圆结构11，上述第一晶圆结构10包括第一硅衬底1、传感器的逻辑控制模块4、SRAM模块5(StaticRandom-AccessMemory，静态随机存取存储)以及3DNAND模块(3DNANDflashmemory)，上述逻辑控制模块4、上述SRAM模块5(即缓存模块)以及上述3DNAND模块集成于上述第一硅衬底1的同一侧，上述第二晶圆结构11包括第二硅衬底8以及集成于上述第二硅衬底8上的上述传感器的感应模块9；步骤S2、通过将上述第一晶圆结构10具有上述3DNAND模块的一侧与上述第二晶圆结构11具有上述感应模块9的一侧进行键合以得到预处理传感器，对上述预处理传感器进行后续处理以形成三维键合传感器。在本实施例中，仅需两片晶圆三维键合，有利于提高良率；先进工艺集成的SRAM模块5即可代替现有技术的三层堆叠CIS中的DRAM存储模块，额外的3DNAND模块可提供更高容量的数据存储功能。较佳的实施例中，上述3DNAND模块包括外围电路3和存储单元阵列7。较佳的实施例中，上述步骤S2中，上述第一晶圆结构10与上述第二晶圆结构11的键合面由上述存储单元阵列7和上述感应模块9构成。在本实施例中，第一晶圆结构10和第二晶圆结构11进行键合时，存储单元阵列7的不与第一硅衬底1接触的那一面和感应模块9的不与第二硅衬底8接触的那一面相互接触以构成键合面。如图4-6所示，较佳的实施例中，上述步骤S1中，上述第一晶圆结构10的具体形成步骤如下：步骤S11a、提供一上述第一硅衬底1；步骤S12a、将上述逻辑控制模块4、上述SRAM模块5以及上述3DNAND模块的上述外围电路3集成于上述第一硅衬底1上以形成SoC芯片(SystemonChip,片上系统芯片)6，上述逻辑控制模块4、上述SRAM模块5以及上述3DNAND模块的外围电路3模块位于上述第一硅衬底1的同一侧；步骤S13a、将上述3DNAND模块的上述存储单元阵列7集成于上述SoC芯片6上以形成上述第一晶圆结构10。在本实施例中，用先进工艺将CIS的逻辑控制功能(由逻辑控制模块4提供)、缓存功能(由SRAM模块5提供)，3DNAND模块外围电路功能(由外围电路3提供)集成到同一个SoC芯片6上，并在该SoC芯片6的上生长3DNAND模块的存储晶胞阵列7，这样即在一片wafer上生成了集成缓存、存储、以及CIS的逻辑控制功能于一体的的SoC芯片6，将SoC芯片6与CIS本文档来自技高网...

【技术保护点】
1.一种高存储容量的三维键合传感器制造方法，其特征在于，包括：步骤S1、提供一第一晶圆结构和一第二晶圆结构，所述第一晶圆结构包括第一硅衬底、传感器的逻辑控制模块、SRAM模块以及3D NAND模块，所述逻辑控制模块、所述SRAM模块以及所述3D NAND模块集成于所述第一硅衬底的同一侧，所述第二晶圆结构包括第二硅衬底以及集成于所述第二硅衬底上的所述传感器的感应模块；步骤S2、通过将所述第一晶圆结构具有所述3D NAND模块的一侧与所述第二晶圆结构具有所述感应模块的一侧进行键合以得到预处理传感器，对所述预处理传感器进行后续处理以形成三维键合传感器。

【技术特征摘要】
1.一种高存储容量的三维键合传感器制造方法，其特征在于，包括：步骤S1、提供一第一晶圆结构和一第二晶圆结构，所述第一晶圆结构包括第一硅衬底、传感器的逻辑控制模块、SRAM模块以及3DNAND模块，所述逻辑控制模块、所述SRAM模块以及所述3DNAND模块集成于所述第一硅衬底的同一侧，所述第二晶圆结构包括第二硅衬底以及集成于所述第二硅衬底上的所述传感器的感应模块；步骤S2、通过将所述第一晶圆结构具有所述3DNAND模块的一侧与所述第二晶圆结构具有所述感应模块的一侧进行键合以得到预处理传感器，对所述预处理传感器进行后续处理以形成三维键合传感器。2.根据权利要求1的三维键合传感器制造方法，其特征在于，所述3DNAND模块包括外围电路和存储单元阵列。3.根据权利要求2的三维键合传感器制造方法，其特征在于，所述步骤S2中，所述第一晶圆结构与所述第二晶圆结构的键合面由所述存储单元阵列的面和所述感应模块的面构成。4.根据权利要求2的三维键合传感器制造方法，其特征在于，所述步骤S1中，所述第一晶圆结构的具体形成步骤如下：步骤S11a、提供一所述第一硅衬底；步骤S12a、将所述逻辑控制模块、所述SRAM模块以及所述3DNAND模块的所述外围电路集成于所述第一硅衬底上以形成SoC芯片；步骤S13a、将所述3DNAND模块的所述存储单元阵列集成于所述SoC芯片上以形成所述第一晶圆结构。5.根据权利要求4的三维键合传感器制造方法，其特征在于，所述步骤S12a中，采用半导体生长工艺，以使所述SoC芯片的尺寸与所述感应模块的尺寸相同。6.根据权利要求1的三维键合传感器制造方法，其特征在于，所述步骤S1中，所述第二晶圆结构的具体形成步骤如下：步骤S11b、提供一所述第二硅衬底；步骤S12b、将所述感应模块集成于所述第二硅衬底上以形成所述第二晶...

【专利技术属性】
技术研发人员：沈亮，程文静，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42