半导体结构的制作方法技术

本发明专利技术揭示了一种半导体结构的制作方法，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除第一介质层、剩余的第二介质层及第三介质层。上述过程提供了一种新的ASQP(Anti‑Self‑aligned Quadra Patterning，抗自对准四重图形)过程，能够有效改善SADP工艺中形貌不平稳、刻蚀深度不一致等缺陷，可以适用于关键尺寸为5nm甚至更小尺寸的工艺节点中。

Fabrication of Semiconductor Structures

The invention discloses a method for fabricating a semiconductor structure, including: providing a front-end structure comprising a mask layer and a first dielectric layer located on the mask layer, the first dielectric layer comprising a first dielectric block with multiple intervals, forming a second dielectric layer on the mask layer and the first dielectric layer, and the second dielectric layer located adjacent to the first one. A groove is formed between the dielectric blocks; a third dielectric layer is formed in the groove; the mask layer is exposed by removing the part of the second dielectric layer between the third dielectric layer and the first dielectric layer; the mask layer is etched to form an opening; and the first dielectric layer, the remaining second dielectric layer and the third dielectric layer are removed. The above process provides a new ASQP (Anti Self Aligned Quadrat Patterning) process, which can effectively improve the surface instability and etching depth inconsistency in SADP process, and can be applied to process nodes with key sizes of 5 nm or even smaller.

【技术实现步骤摘要】
半导体结构的制作方法
本专利技术涉及半导体
，特别是涉及一种半导体结构的制作方法。
技术介绍
随着集成电路产业的不断发展，半导体器件的尺寸越来越小，集成度越来越高。而为了能在芯片上集成数目更多、尺寸更小的晶体管，需要不断开发出新的技术以不断地缩减晶体管尺寸。其中，一个发展方向是自对准型双重图形技术(SADP，Self-AlignedDoublePatterning)，又称之为侧墙图形技术(SPT，SpacerPatterningTechnology)，该技术能有效实现线条密度的加倍，形成线宽和间距均很小的高密度平行线条。它对机器对准精度的要求比其他的二次成像技术要低，因此受到人们的追捧。但该技术也有一定的缺陷，在SADP工艺中，对核心(core)的表现(performance)需求极为严苛，很容易导致最终形貌、刻蚀深度等不尽如意的情况，从而影响最终产品的性能。
技术实现思路
本专利技术的目的在于提供一种半导体结构的制作方法，以优化SADP工艺过程的缺陷。为解决上述技术问题，本专利技术提供一种半导体结构的制作方法，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除所述第一介质层、剩余的第二介质层及所述第三介质层。可选的，对于所述的半导体结构的制作方法，所述第一介质层的材质为氮化物。可选的，对于所述的半导体结构的制作方法，所述第二介质层的材质为氧化物。可选的，对于所述的半导体结构的制作方法，所述第三介质层的材质为有机聚合物。可选的，对于所述的半导体结构的制作方法，采用含有碳、氢及氟的等离子体形成所述第三介质层。可选的，对于所述的半导体结构的制作方法，在所述凹槽中形成第三介质层包括：形成第三介质层，所述第三介质层覆盖所述第二介质层并充满所述凹槽；执行平坦化工艺，去除部分第三介质层和第二介质层，使得所述第一介质层、第二介质层及第三介质层上表面齐平。可选的，对于所述的半导体结构的制作方法，所述掩膜层为金属掩膜层。可选的，对于所述的半导体结构的制作方法，所述掩膜层的材质为氮化钛或氮化钽。可选的，对于所述的半导体结构的制作方法，所述前端结构还包括金属层及位于所述金属层上的衬垫层，所述掩膜层位于所述衬垫层上。可选的，对于所述的半导体结构的制作方法，所述衬垫层的材质为碳化硅或正硅酸乙酯形成的氧化硅。可选的，对于所述的半导体结构的制作方法，所述第一介质块的截面宽度为10nm-80nm。可选的，对于所述的半导体结构的制作方法，所述第二介质层的厚度为10nm-80nm。可选的，对于所述的半导体结构的制作方法，所述凹槽的截面宽度为10nm-80nm。可选的，对于所述的半导体结构的制作方法，采用湿法刻蚀去除所述第一介质层、剩余的第二介质层及所述第三介质层。本专利技术提供的半导体结构的制作方法中，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除所述第一介质层、剩余的第二介质层及所述第三介质层。上述过程提供了一种新的ASQP(Anti-Self-alignedQuadraPatterning，抗自对准四重图形)过程，能够有效改善SADP工艺中形貌不平稳、刻蚀深度不一致等缺陷，可以适用于关键尺寸为5nm甚至更小尺寸的工艺节点中。附图说明图1为一种SADP工艺制得的半导体结构的示意图；图2为本专利技术半导体结构的制作方法的流程图；图3-图4为本专利技术一个实施例中提供前端结构的示意图；图5为本专利技术一个实施例中形成第二介质层的示意图；图6为本专利技术一个实施例中形成第三介质层的示意图；图7为本专利技术一个实施例中执行平坦化工艺后的示意图；图8为本专利技术一个实施例中暴露出所述掩膜层的示意图；图9为本专利技术一个实施例中刻蚀掩膜层形成开口的示意图；图10为本专利技术一个实施例中去除第一介质层、剩余的第二介质层及第三介质层后的示意图。具体实施方式下面将结合示意图对本专利技术的半导体结构的制作方法进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。专利技术人研究了一种SADP工艺。如图1所示，经由SADP工艺后获得的结构包括前端结构100，位于前端结构100上的多个图形结构200。然而，由图1可知，图形结构200之间具有沟槽300，但是沟槽300的深度并不一致，有深有浅；此外，图形结构200的侧壁形貌不平稳。因此可知，SADP工艺存在一定的缺陷。专利技术人发现导致上述问题的主要原因是SADP在形成最终的多个图形结构200时，是经过多次刻蚀(例如掩膜层)而形成的图形结构200。于是，专利技术人提供一种新的半导体结构的制作方法，用于制备具有更小关键尺寸的图形，本方法为ASQP过程，具体包括：步骤S11，提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；步骤S12，在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；步骤S13，在所述凹槽中形成第三介质层；步骤S14，去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；步骤S15，刻蚀所述掩膜层形成开口；以及步骤S16，去除所述第一介质层、剩余的第二介质层及所述第三介质层。下面结合图2-图10对本专利技术的半导体结构的制作方法进行详细描述。对于步骤S11，如图3所示，提供衬底1，在一个实施例中，所述衬底1包括金属层，具体的，例如是在有源器件上形成的金属层，当然，也可以是无源器件等，位于所述金属层1上的衬垫层2，所述掩膜层3位于所述衬垫层2上。对于包括金属层的情况，所述掩膜层3为金属掩膜层，例如，所述掩膜层3的材质为氮化钛(TiN)或氮化钽(TaN)。在一个实施例中，所述衬垫层2的材质为碳化硅(SiC)或正硅酸乙酯(TEOS)形成的氧化硅。请参考图4，在所述掩膜层3上形成核心4，在一个实施例中，所述核心4为多晶硅材质，例如可以通过光刻刻蚀形成多个核心4，图4中仅示出了一个核心4。然后在核心4两侧形成侧墙，具体的，在此多个所述侧墙即为第一介质层5，每个侧墙即为第一介质块，也即所述第一介质层5包括多个间隔设置的第一介质块。在一个实施例中，所述第一介质块的截面宽度为10n本文档来自技高网...

【技术保护点】
1.一种半导体结构的制作方法，其特征在于，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除所述第一介质层、剩余的第二介质层及所述第三介质层。

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除所述第一介质层、剩余的第二介质层及所述第三介质层。2.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第一介质层的材质为氮化物。3.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第二介质层的材质为氧化物。4.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第三介质层的材质为有机聚合物。5.如权利要求4所述的半导体结构的制作方法，其特征在于，采用含有碳、氢及氟的等离子体形成所述第三介质层。6.如权利要求1所述的半导体结构的制作方法，其特征在于，在所述凹槽中形成第三介质层包括：形成第三介质层，所述第三介质层覆盖所述第二介质层并充...

【专利技术属性】
技术研发人员：张海洋，王士京，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31