边界间隔物结构以及集成制造技术

本公开涉及半导体结构，更具体地，涉及与鳍FET器件一起使用的N‑P边界间隔物结构及其制造方法。该方法包括：形成多个第一鳍结构；在多个鳍结构中的第一鳍结构和多个鳍结构中的第二鳍结构之间形成阻挡层；以及在第一鳍结构上形成外延材料，而至少通过形成在第一鳍结构和第二鳍结构之间的阻挡层来阻挡外延材料延伸到第二鳍结构上。

Boundary spacer structure and integration

The present disclosure relates to semiconductor structures and, more specifically, to N P boundary spacer structures used with fin FET devices and their manufacturing methods. The method includes: forming a plurality of first fin structures; forming a barrier layer between the first fin structure in a plurality of fin structures and the second fin structure in a plurality of fin structures; and forming an epitaxy material on the first fin structure to prevent the extension of the epitaxy material to the second fin structure at least by forming a barrier layer between the first fin structure and the second fin structure.

【技术实现步骤摘要】
边界间隔物结构以及集成
本公开涉及半导体结构，更具体地，涉及与鳍FET器件一起使用的边界间隔物结构以及制造方法。
技术介绍
随着技术节点的提升，在邻近的鳍结构上形成的n-EPI层和p-EPI层之间提供了越来越小的空间。例如，在7nm结构中，对于n-EPI和p-EPI的空间通常仅为大约50nm或更小。这个小间隔可导致对于邻近器件的n-EPI和p-EPI之间或者n-EPI和Vdd电源层之间的N-P短路。例如，在邻近鳍上执行的外延生长工艺期间，外延生长的尺寸会发生变化，或者会发生异常外延生长，这种外延生长扩张超出了形成在各自鳍上的掩模，导致外延材料的合并。解决该问题的方法是减小在鳍上形成外延层的生长时间，因为EPI层的实际尺寸是生长时间的函数。然而，这可以导致形成不充足的EPI层，而这反过来将限制器件的性能，特别是由于EPI层用于形成鳍FET器件的源极和漏极区域。用于减小邻近鳍结构的外延层之间短路的可能性的另一种方法是使用鳍的侧面上的侧壁间隔物的剩余部分来约束外延生长，因为在7nm节点技术中对于全EPI生长，n-EPI和p-EPI之间的空间是不足的。然而，这又导致EPI体积显著小于所期望的，从而限制了器件的性能。
技术实现思路
在本公开的一个方面中，一种方法包括：形成多个第一鳍结构；在多个鳍结构中的第一器件的第一鳍结构与第二器件的第二鳍结构之间形成阻挡层；以及在第一鳍结构上形成外延材料，而至少通过形成在第一鳍结构和第二鳍结构之间的阻挡层来阻挡外延材料延伸到第二鳍结构上。在本公开的一个方面中，一种方法包括：形成用于第一器件类型的第一鳍结构；形成用于与第一器件类型邻近的第二器件类型的第二鳍结构；在第一鳍结构之上形成掩模；在第二鳍结构和掩模之上形成阻挡材料；部分去除阻挡材料以在第二鳍结构的侧壁和掩模的侧壁上留下阻挡材料；去除掩模以在第一器件类型和第二器件类型之间的边界处形成垂直阻挡层；以及在第二鳍结构上生长外延层，而垂直阻挡层防止外延层延伸超出边界。在本公开的一个方面中，中间结构包括：第一器件的第一鳍结构；与第一鳍结构邻近的第二器件的第二鳍结构；在第一器件和第二器件之间的边界处的阻挡材料；以及在第一器件的边界内的第一鳍结构上的外延材料以及第二器件的边界内的第二鳍结构上的外延材料。阻挡材料被构造成防止第一鳍结构和第二鳍结构的外延材料合并在一起并延伸超出边界。附图说明在下面的详细描述中通过本公开的示例性实施例的非限制性示例参考所述多个附图来描述本公开。图1示出了根据本公开的方面的进入结构以及相应的制造工艺。图2示出了根据本公开的方面的除了其它特征之外的掩模和鳍结构之上的阻挡层以及相应的制造工艺。图3示出了根据本公开的方面的除了其它特征之外的掩模上和鳍结构之上的阻挡层的垂直部分以及相应的制造工艺。图4示出了根据本公开的方面的除了其它特征之外的部分去除以暴露鳍结构的间隔物层以及相应的制造工艺。图5示出了根据本公开的方面的除了其它特征之外的在鳍结构的暴露部分上的外延生长以及相应的制造工艺。图6示出了根据本公开的方面的除了其它特征之外的在其它鳍结构的暴露部分上的外延生长以及相应的制造工艺。图7示出了根据本公开的方面的除了其它特征之外的去除PFET结构和NFET结构的外延层之间的阻挡层以及相应的制造工艺。具体实施方式本公开涉及半导体结构，更具体地，涉及与鳍FET器件一起使用的边界间隔物结构以及制造方法。更具体地，本公开提供了在邻近器件(例如，PFET和NFET)的鳍结构之间以阻挡层形式的物理边界，以防止邻近鳍结构之间的空间中的外延层的合并。有利地，在实施例中，邻近鳍结构之间的阻挡层将防止外延层合并在一起而导致器件的短路。此外，边界防止一个鳍结构的外延层短路到邻近鳍结构的Vdd电源线。在更具体的实施例中，在本公开中，掩模形成在第一器件上的第一鳍结构之上，并且阻挡材料形成在掩模和第二器件的暴露的第二鳍结构之上。然后阻挡层的部分被部分地去除，在第一器件的鳍结构和第二鳍结构上的掩模的侧壁上留下阻挡材料。覆盖第一鳍结构的掩模可被去除，在不同器件的鳍结构之间留下阻挡层的垂直区域。然后可以执行外延生长工艺以生长例如源极和漏极区域。阻挡材料将防止在第一器件或第二器件的鳍结构上形成的外延层交叉两个不同器件之间的边界。另外，邻近鳍结构之间的阻挡材料可以在没有附加处理步骤(例如，掩蔽步骤)的情况下形成，由此简化了制造工艺。还要注意的是，虽然上面的描述是对于PFET和NFET器件提供的，但是本公开可以与在任何两个鳍结构之间插入阻挡层结合使用，并且不限于N-P边界。例如，除了其它器件之外，可以插入阻挡层以消除N/N短路或P/P短路。本公开的结构和方法可以使用多种不同的工具以多种方式制造和执行。通常，方法和工具用于形成尺寸在微米和纳米级的结构。已经从集成电路(IC)技术中采用了用于制造本公开的结构的方法，即技术。例如，这些结构构建在晶片上，并且通过在晶片顶部上通过光刻工艺图案化的材料的膜来实现。具体地，所公开的结构和所公开的方法的制造使用三个基本构建块：(i)在衬底上沉积材料的薄膜，(ii)通过光刻成像在膜的顶部上施加图案化掩模，以及(iii)将膜选择性地蚀刻到掩模。图1示出了根据本公开的方面的进入结构以及相应的制造工艺。更具体地，图1示出了包括多个鳍结构104、108的鳍FET结构100。在实施例中，鳍结构104、108从衬底材料102形成。在7nm节点技术中，例如，鳍结构108和鳍结构104之间的典型间隔可以是大约20至50nm。在实施例中，衬底材料102可以由包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP以及其它III/V或II/VI化合物半导体的任何合适的半导体材料构成。在实施例中，鳍结构104、108可以由侧壁图像技术(SIT)形成。在SIT技术的示例中，使用常规的化学气相沉积(CVD)工艺将芯轴材料(例如，SiO2)沉积在基板102上。抗蚀剂形成在芯轴材料上，并暴露于光以形成图案(开口)。反应离子蚀刻通过开口被施行以形成芯轴。在实施例中，取决于窄鳍结构104、108和/或宽鳍结构之间的期望尺寸，芯轴可以具有不同的宽度和/或间隔。在芯轴的侧壁上形成间隔物，该间隔物优选为不同于芯轴的材料，并且使用本领域技术人员已知的常规沉积工艺形成。例如，间隔物可以具有与窄鳍结构104、108的尺寸相匹配的宽度。使用对芯轴材料有选择性的常规蚀刻工艺去除或剥离芯轴。然后在间隔物的间隔内执行蚀刻以形成亚光刻特征。然后可以剥离侧壁间隔物。在实施例中，如本公开所设想的，宽鳍结构也可在该或其它图案化工艺期间形成，或者通过其它常规图案化工艺形成。鳍结构104可以用于形成该结构的PFET106侧；而鳍结构108可以用于形成该结构的NFET侧110。在鳍结构104、108之间形成浅沟槽隔离结构(STI)112。在实施例中，可以通过本领域已知的常规光刻、蚀刻和沉积工艺来形成STI结构112。在另一个实施例中，在鳍结构104、108之上形成间隔物材料114(例如，氮化物或其它介电材料)。在更具体的实施例中，间隔物材料114可以是为后续材料和蚀刻工艺提供选择性的任何绝缘材料。使用常规化学气相沉积(CVD)、等离子体增强CVD(PECVD)或其它共本文档来自技高网...

【技术保护点】
1.一种方法，包括：形成多个第一鳍结构；在多个鳍结构中的第一鳍结构与多个鳍结构中的第二鳍结构之间形成阻挡层；以及在所述第一鳍结构上形成外延材料，而通过形成在所述第一鳍结构与所述第二鳍结构之间的所述阻挡层来阻挡所述外延材料延伸到所述第二鳍结构上。

【技术特征摘要】
2017.06.22 US 15/6305471.一种方法，包括：形成多个第一鳍结构；在多个鳍结构中的第一鳍结构与多个鳍结构中的第二鳍结构之间形成阻挡层；以及在所述第一鳍结构上形成外延材料，而通过形成在所述第一鳍结构与所述第二鳍结构之间的所述阻挡层来阻挡所述外延材料延伸到所述第二鳍结构上。2.根据权利要求1所述的方法，还包括在所述第二鳍结构之上形成绝缘层和阻挡材料，其防止所述外延材料形成在所述第二鳍结构上。3.根据权利要求1所述的方法，其中，所述阻挡层防止形成在所述第一鳍结构上的所述外延材料延伸到另一器件的区域。4.根据权利要求3所述的方法，其中，形成所述外延材料是形成在所述第一鳍结构的暴露的半导体材料上的生长工艺。5.根据权利要求4所述的方法，还包括：在形成所述阻挡层之前，在所述第一鳍结构和所述第二鳍结构上形成绝缘材料；在形成所述阻挡层之前，在所述第二鳍结构之上形成掩模材料；在形成所述阻挡层之前，在所述第一鳍结构和所述掩模材料上沉积用于所述阻挡层的阻挡材料；以及去除在所述掩模材料和所述第一鳍结构上的所述阻挡材料的水平部分，以形成所述第一鳍结构的所述阻挡层和间隔物。6.根据权利要求5所述的方法，其中，所述第一鳍结构的所述暴露的半导体材料还包括去除所述第一鳍结构上的所述绝缘材料的部分，接着所述暴露的半导体材料的凹进。7.根据权利要求5所述的方法，其中，所述阻挡层和所述间隔物在单个蚀刻步骤中形成。8.根据权利要求1所述的方法，还包括在所述第二鳍结构上形成外延材料，而保护所述第一鳍结构上的所述外延材料。9.根据权利要求8所述的方法，还包括：在形成所述阻挡层之前，在所述第一鳍结构和所述第二鳍结构上形成绝缘材料；在形成所述阻挡层之前，在所述第二鳍结构之上形成掩模材料；在形成所述阻挡层之前，在所述第一鳍结构和所述掩模材料上沉积用于所述阻挡层的阻挡材料；去除在所述掩模材料和所述第一鳍结构上的所述阻挡材料的水平部分，以形成用于所述第一鳍结构的所述阻挡层和间隔物；去除所述绝缘材料的部分以暴露所述第一鳍结构的半导体材料；在所述第一鳍结构的所述暴露的部分上形成所述外延材料，而所述...

【专利技术属性】
技术研发人员：J·R·霍尔特，亓屹，罗先庆，彭建伟，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY