一种闪存存储电路的抗总剂量效应加固方法技术

本发明专利技术提供一种闪存存储电路的抗总剂量效应加固方法，包括：步骤一、提供闪存存储阵列；步骤二、将初始信息编译为编码信息，并输入闪存存储阵列，编码信息中的二进制代码“0”和“1”的数量相等；步骤三、对闪存存储阵列中的编码信息进行判读，并将判读得到的二进制代码“0”和“1”的数量进行统计；步骤四、比较统计结果，当判读得到的二进制代码“0”和“1”的数量相等，则将编码信息译码读出；当判读得到数量不等，则调整闪存存储阵列的读取电压，直至判读得到的二进制代码“0”和“1”的数量相等。本发明专利技术能够通过调整读取电压的方式有效维护闪存存储电路的性能稳定性。

An Anti-Total Dose Effect Reinforcement Method for Flash Memory Circuits

The invention provides a total dose effect hardening method for a flash memory storage circuit, which includes: step 1, providing a flash memory array; step 2, compiling the initial information into encoding information and inputting it into the flash memory array, the number of binary codes \0\ and \1\ in encoding information is equal; step 3, interpreting and judging the encoding information in the flash memory array. The number of binary codes \0\ and \1\ is counted; Step 4: Comparing the statistical results, when the number of binary codes \0\ and \1\ is equal, the coded information is decoded and read out; when the number of binary codes is different, the reading voltage of flash memory storage array is adjusted until the number of binary codes \0\ and \1\ is equal. The invention can effectively maintain the stability of the flash memory storage circuit by adjusting the reading voltage.

【技术实现步骤摘要】
一种闪存存储电路的抗总剂量效应加固方法
本专利技术涉及总剂量效应抑制
，尤其涉及一种闪存存储电路的抗总剂量效应加固方法。
技术介绍
闪存(Flash)存储器具有在线可编程、数据信息掉电不丢失、读写速度高、抗震动性好等优势，近年来，已经广泛应用于航天电子系统中。空间中的各种高能粒子会对包括Flash存储器的各种电子元器件造成严重的影响，引起各种辐射效应。其中，总剂量效应是Flash存储器在空间应用中需要面对的最重要的问题之一。总剂量效应是累积剂量的电离辐射效应，是一个长期的辐射剂量累积导致器件失效的过程。总剂量效应对器件的损伤机理主要是在MOS器件的氧化层中产生大量的电子空穴对，在电子和空穴迁移以及复合的作用下形成氧化层陷阱电荷和界面态陷阱电荷，这些陷阱电荷会引起器件的阈值电压漂移、漏电增加以及跨导变化等结果，从而导致MOS器件的性能退化甚至功能失效。对于Flash存储器来说，总剂量效应可能会导致其存储单元阈值电压漂移和电路漏电流的增加、功耗电流增大、读写延迟增大甚至造成芯片不能进行正常擦写和读操作。因此，通常在空间环境中应用的闪存存储器需要进行加固设计，避免其因空间辐射而过早失效。目前，存在EDAC(ErrorDetectionAndCorrection电路纠检错)等存储器电路的抗辐照加固设计技术。在数据写入时，根据写入的数据生成一定位数的校验码，与相应的数据一起保存；当读出时，同时也将校验码读出进行判决。如果出现一位错误则自动纠正，将正确的数据送出，并同时将改正的数据写回覆盖原来出错的数据，如果出现两位错误则产生中断报告，通知CPU进行异常处理。但是，在浮栅闪存存储电路受到辐照并且存储“1”的晶体管的最大阈值电压和存储0的晶体管的最小阈值电压之间仍然留有存储窗口的情况下，EDAC等存储器电路的加固方法不能够提前发现错误，并且自动纠正一位错并检测两位错的功能明显不足。另外，由于EDAC等存储器电路的加固方法主要靠硬件设计自动完成，需要占用较大的芯片面积。因此，亟需设计一种闪存存储电路的抗总剂量效应加固方法，能够在浮栅闪存存储电路受到辐照时有效实现闪存存储电路的总剂量效应的加固。
技术实现思路
本专利技术提供的闪存存储电路的抗总剂量效应加固方法，能够针对现有技术的不足，通过调整闪存存储阵列的读取电压实现对闪存存储电路总剂量效应的加固。本专利技术提供一种闪存存储电路的抗总剂量效应加固方法，其中包括：步骤一、提供闪存存储阵列；步骤二、将初始信息编译为编码信息，并将所述编码信息输入所述闪存存储阵列，其中所述编码信息中的二进制代码“0”和“1”的数量相等；步骤三、对所述闪存存储阵列中的所述编码信息进行判读，并将判读得到的二进制代码“0”和“1”的数量进行统计；步骤四、比较所述判读得到的二进制代码“0”和“1”的数量统计结果，当所述判读得到的二进制代码“0”和“1”的数量相等，则将所述编码信息译码读出；当所述判读得到的二进制代码“0”和“1”的数量不等，则调整所述闪存存储阵列的读取电压，直至所述判读得到的二进制代码“0”和“1”的数量相等。可选地，在上述步骤二中，所述编码信息的二进制位数是所述初始信息的二进制数位数的两倍。可选地，在上述步骤二中，所述编码信息使用两位二进制数“01”代替所述初始信息的一位二进制数“0”。可选地，在上述步骤步骤二中，所述编码信息使用两位二进制数“10”代替所述初始信息的一位二进制数“1”。可选地，上述步骤三还包括使用灵敏放大器对所述闪存存储阵列中的编码信息进行判读。可选地，上述步骤三包括通过使用加法器对所述判读得到的二进制代码“0”和“1”的数量进行统计。可选地，上述步骤三包括使用两个独立的加法器对所述判读得到的二进制代码“0”和“1”分别进行数量加合。可选地，上述步骤四还包括当所述判读得到的二进制代码“0”和“1”的数量不等，则反馈至所述灵敏放大器。可选地，上述步骤四中的读取电压处于存储二进制数“1”的所述闪存存储阵列的晶体管的最大阈值电压和存储二进制数“0”的所述闪存存储阵列的晶体管的最小阈值电压之间的存储窗口中。可选地，当受到总剂量辐照效应后，上述存储二进制数“0”的所述闪存存储阵列的晶体管的最小阈值电压降低。本专利技术实施例提供的闪存存储电路的抗总剂量效应加固方法，能够通过统计存储阵列中的“0”和“1”的个数来发现漏电，并通过调整存储阵列的读取电压实现对闪存存储电路总剂量效应的加固，从而提高存储阵列的抗总剂量辐照的能力。附图说明图1为本专利技术一实施例的闪存存储电路结构示意图；图2为本专利技术一实施例的闪存存储阵列中的二进制代码“0”和“1”的数量分布曲线图；图3为本专利技术一实施例的闪存存储电路的抗总剂量效应加固方法流程图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供一种闪存存储电路的抗总剂量效应加固方法。在存储“1”的存储单元晶体管的最大阈值电压VthHH和存储0的晶体管的最小阈值电压VthLL之间留有存储窗口的情况下，当浮栅闪存存储电路受到空间总剂量辐照时，可以通过调整存储阵列的读取电压实现对闪存存储电路总剂量效应的加固。本专利技术通过编码模块对需要存储在闪存存储阵列的初始二进制信息进行编码。具体的，本专利技术使用两位二进制数“01”代替现有技术闪存存储电路中的一位二进制数“0”，并且使用两位二进制数“10”代替现有技术闪存存储电路中的一位二进制数“1”。特别的，经过本专利技术中的编码模块编码，本专利技术的闪存存储阵列中的2*n位二进制数最多能够表示现有技术闪存存储电路中的2n个不同的n位二进制数。即，本专利技术以牺牲闪存存储电路的存储容量的方法实现了闪存存储阵列中0和1的数量相等。图1示出了本专利技术一个实施例的闪存存储电路结构示意图。使用编码模块(未示出)进行编码，编码后的信息存储在闪存存储电路中。如图所示，闪存存储电路包括M行N列排列成矩阵阵列的浮栅存储管，每个浮栅存储管为一个存储单元，逻辑0或1状态分别对应存储单元的浮栅中存储电荷的有和无两种状态。具体的，本专利技术的编码模块向闪存存储阵列输入两位二进制数“01”代替现有技术中的二进制代码“0”，用两位二进制数“10”代替现有技术中的二进制代码“1”。浮栅存储管中的漏极所接线为位线(BL)，浮栅存储管中的栅极所接线为字线(WL)。对于N型浮栅存储管，字线(WL)为判读电压时，判读电压低于逻辑0状态的存储管的阈值电压VTHL，因此逻辑0状态的存储管截止，判读电压高于逻辑1状态的存储管的阈值电压VTHH，因此逻辑1状态的存储管导通。其中，SL为连接到浮栅存储管源极的源线。特别的，本专利技术如图所示的闪存存储阵列的存储容量为2*M*N位，即WL[(M-1):0]*BL[(2*N-1):0]。当闪存存储阵列受到空间总剂量辐照时，受到显著影响的是存储信息为二进制代码“0”的浮栅晶体管，其浮栅中的电子会发生丢失，表现为该浮栅晶体管的阈值电压VthL的降低。图2示出了本专利技术一实施例中的闪存本文档来自技高网...

【技术保护点】
1.一种闪存存储电路的抗总剂量效应加固方法，其特征在于，包括：步骤一、提供闪存存储阵列；步骤二、将初始信息编译为编码信息，并将所述编码信息输入所述闪存存储阵列，其中所述编码信息中的二进制代码“0”和“1”的数量相等；步骤三、对所述闪存存储阵列中的所述编码信息进行判读，并将判读得到的二进制代码“0”和“1”的数量进行统计；步骤四、比较所述判读得到的二进制代码“0”和“1”的数量统计结果，当所述判读得到的二进制代码“0”和“1”的数量相等，则将所述编码信息译码读出；当所述判读得到的二进制代码“0”和“1”的数量不等，则调整所述闪存存储阵列的读取电压，直至所述判读得到的二进制代码“0”和“1”的数量相等。

【技术特征摘要】
1.一种闪存存储电路的抗总剂量效应加固方法，其特征在于，包括：步骤一、提供闪存存储阵列；步骤二、将初始信息编译为编码信息，并将所述编码信息输入所述闪存存储阵列，其中所述编码信息中的二进制代码“0”和“1”的数量相等；步骤三、对所述闪存存储阵列中的所述编码信息进行判读，并将判读得到的二进制代码“0”和“1”的数量进行统计；步骤四、比较所述判读得到的二进制代码“0”和“1”的数量统计结果，当所述判读得到的二进制代码“0”和“1”的数量相等，则将所述编码信息译码读出；当所述判读得到的二进制代码“0”和“1”的数量不等，则调整所述闪存存储阵列的读取电压，直至所述判读得到的二进制代码“0”和“1”的数量相等。2.根据权利要求1所述的抗总剂量效应加固方法，其特征在于，在所述步骤二中，所述编码信息的二进制位数是所述初始信息的二进制数位数的两倍。3.根据权利要求2所述的抗总剂量效应加固方法，其特征在于，在所述步骤二中，所述编码信息使用两位二进制数“01”代替所述初始信息的一位二进制数“0”。4.根据权利要求2所述的抗总剂量效应加固方法，其特征在于，在所述步骤二中，所述编码信息使用两位二进制...

【专利技术属性】
技术研发人员：戴茜茜，毕津顺，李梅，刘明，李博，习凯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11