具有多种速度和密度的位单元的SRAM架构制造技术

一种SRAM，其中，第一位单元阵列具有第一密度和第一存取速度，第二位单元阵列具有大于第一密度的第二密度和小于第一存取速度的第二存取速度。所述SRAM还包括：耦合到第一位单元阵列的第一组字线驱动器，耦合到第二位单元阵列的第二组字线驱动器，以及耦合到第一位单元阵列和第二位单元阵列二者的行解码器。

SRAM architecture with multiple speed and density bit units

A SRAM in which the first bit cell array has a first density and a first access speed, and the second bit cell array has a second density greater than the first density and a second access speed lower than the first access speed. The SRAM also includes a first set of word-line drivers coupled to a first cell array, a second set of word-line drivers coupled to a second cell array, and a row decoder coupled to a first cell array and a second cell array.

【技术实现步骤摘要】
具有多种速度和密度的位单元的SRAM架构
技术介绍
传统上，SRAM(静态随机存储器)是通过将位单元的实例铺设成位单元阵列设计而成。单个位单元可以被优化以实现多种目标。例如，对于一些应用，可以以相对较慢的读写操作为代价，优化位单元来实现高密度。反之，对于另外一些应用，可以以占据更大的芯片面积为代价，优化位单元来实现高速度操作。附图说明本文结合附图描述了各种技术的实现方式。然而，需要充分理解的是附图只示出了本文所述的各种实现方式，而不旨在限制本文所述的各种技术的实施例。图1示出了根据本文所述的实现方式的具有蝶形架构的SRAM的平面图。图2示出了根据本文所述的实现方式的针对位单元阵列的自定时路径。图3示出了根据本文所述的实现方式的针对位单元阵列的自定时路径的信号时序。图4示出了根据本文所述的实现方式的针对存储器的设计流程。图5示出了根据本文所述的实现方式的用于实现图4的设计流程的可编程计算平台。具体实施方式下文的描述中，术语“某些实施例”的范围并不局限于表述多个实施例，更确切地，其范围可能包括一个实施例或多个实施例，甚至可能包括所有实施例。本文所述的实施例提供了一种用于在单个SRAM中使用两种不同的位单元的有效架构和设计方法，具体地，使用高速度位单元和高密度位单元。在一些实施例中，蝶形架构的SRAM包括：用于高速度位单元阵列的高速度位单元，位于蝶形架构的一侧；以及用于高密度位单元阵列的高密度位单元，位于蝶形架构的另一侧。两个位单元阵列共享多个行解码器、时钟发生器、输入缓存器和锁存器以及行存取电路，其中针对两个位单元阵列分别调准自定时路径。图1示出了具有蝶形架构的SRAM100的平面图，其中，高密度位单元阵列102占据蝶形架构的一侧(即，被置于第一半中)且高速度位单元阵列104占据蝶形架构的另一侧(即，被置于另一半中)。处理器106通过总线或互连108来访问SRAM100。为便于表述，存储器控制器并未在图1中示出，但可以与处理器106集成。处理器106可以表示一个或多个处理器，其中每个处理器具有一个或多个处理器内核。虽然SRAM100被示出为与处理器106分离的组件，在一些实现方式中，SRAM100可以与处理器106集成在一起。SRAM100可以是存储器分级结构中的一部分，例如缓存。顾名思义，与高速度位单元阵列104相比，高密度位单元阵列102具有更高的单个位单元密度，但是，与高速度位单元阵列104相比以较慢的读写操作为代价。在一些实现方式中，处理器106可以独自地访问高密度位单元阵列102和高速度位单元阵列104。在另一实现方式中，高密度位单元阵列102和高速度位单元阵列104可以共享同一地址空间，其中，当读取或写入字时，高密度位单元阵列102表示该字的一部分，高速度位单元阵列104表示该字的子集。例如，高密度位单元阵列102可表示一个字的高位，高速度位单元阵列表示该字的剩余部分。例如，高密度位单元阵列102可以表示字的较高顺序位，而高速度位单元阵列104可以表示该字的较低顺序位。高密度位单元阵列102和高速度位单元阵列104可以共享单个接口。如图1的具体示例所示，高密度位单元阵列102和高速度位单元阵列104共享若干功能单元：功能单元110，用于提供输入缓存器和锁存器及时钟发生器的功能；行存取驱动器112；行预解码器114；以及行解码器116。高密度位单元阵列102有自己专用的字线驱动器118、位线预充电解码器120以及用于提供列存取驱动器和读写控制器的功能的功能单元122。此外，高密度位单元阵列102有自己专用的位线预充电功能单元124、列多路复用器126、读/写功能单元128以及用于提供数据和写使能锁存器及数据(Q)驱动器的功能单元130。高密度位单元阵列102和高速度位单元阵列104共享的功能单元占据SRAM100的蝶形架构的中心部分。类似地，高速度位单元阵列104有自己的专用字线驱动器132、位线预充电解码器134以及用于提供列存取驱动器和读写控制器的功能的功能单元136。此外，高速度位单元阵列104有自己专用的位线预充电功能单元138、列多路复用器140、读/写功能单元142以及用于提供数据和写使能锁存器及数据(Q)驱动器的功能单元144。图1所示的多种功能分组仅为了描述方便，并不表示功能单元的特定布局。例如，功能单元110被示出为具有输入缓存器和锁存器以及时钟发生器的功能。这些功能可以表示为单独的功能单元，也可以表示为一个功能单元，这是可在实施例中任意选择的。类似的注释适用于图1所示的其他功能单元。高密度位单元146和高速度位单元148示出了高密度位单元阵列102相较于高速度位单元阵列104的单个位单元的相对维度。这些位单元中的每个位单元具有相同的高度，如在图1中用变量“Y”表示。即，两种不同类型的位单元阵列中的每个位单元在与位线方向平行的方向(相对于图1的绘图，垂直方向)上具有相同大小的维度。然而，高密度位单元102的位单元146在与位线方向垂直的方向上(水平方向)的维度(图1中表示为“Xhd”)小于高速度位单元148在该方向上的维度(图1中表示为“Xhs”)。每个位单元在与位线(与字线正交)平行的方向上具有相同维度有利于高密度位单元阵列102和高速度位单元阵列104在SRAM100中的高效布局。自定时路径150与高密度位单元阵列102相关联，且自定时路径152与高速度位单元阵列104相关联。自定时路径150包括：字线路径154，表示沿虚设字线的信号传输，用来对高密度位单元阵列102进行列追踪；虚设单元156的路径，用来对高密度位单元阵列102中的位单元进行行追踪。类似地，自定时路径152包括：字线路径158，用于表示沿虚设字线的信号传输，用来对高速度位单元阵列104进行列追踪；虚设单元160的路径，用来对高速度位单元阵列104中的位单元进行行追踪。自定时路径150和152针对各自的位单元阵列进行调准，以提供追踪PVT(工艺电压温度)的变化的定时，并为各自位单元阵列中最慢的位单元提供充足的时间裕度。图2更加详细地描述了自定时路径150和152。图2示出了高密度位单元阵列102或高速度位单元阵列104中的任一个的自定时路径，其中，位单元阵列202表示高密度位单元阵列102或高速度位单元阵列104二者之一。图3示出了图2的自定时路径中示出的多个信号的时序。参考图2，将时钟信号206提供给控制器208。例如，功能单元110的时钟发生器功能可以提供时钟信号206，其中当时钟信号206置为高电平时开始读或写操作。该信号被示出为图3中标记为“时钟”的信号。响应于时钟信号206被置为高电平时，控制器208将内部时钟信号210置为高电平，如图2和图3中的信号GTP所示。内部时钟信号GTP被提供给多个功能单元，用来开始读或写操作，诸如对位线预充电并使能多个列存取驱动器和读/写控制器，如图2中的功能单元212所示出。响应于控制器208使内部时钟信号GTP有效(asserttheGTPinternalclocksignal)，字线驱动器214使能以使字线信号(WL)216有效。使之有效的特定字线取决于要读取/写入的字的存储地址，其中为了方便描述，仅示出了一个字线信号。此外，虚设字线驱动器218使能以本文档来自技高网...

【技术保护点】
1.一种电路，包括存储器，所述存储器包括：第一位单元阵列，具有第一密度和第一存取速度；第二位单元阵列，具有第二密度和第二存取速度，其中所述第二密度大于所述第一密度，所述第二存取速度小于所述第一存取速度；第一组字线驱动器，耦合到所述第一位单元阵列；第二组字线驱动器，耦合到所述第二位单元阵列；以及行解码器，耦合到第一位单元阵列和第二位单元阵列二者。

【技术特征摘要】
2017.02.22 US 15/439,8991.一种电路，包括存储器，所述存储器包括：第一位单元阵列，具有第一密度和第一存取速度；第二位单元阵列，具有第二密度和第二存取速度，其中所述第二密度大于所述第一密度，所述第二存取速度小于所述第一存取速度；第一组字线驱动器，耦合到所述第一位单元阵列；第二组字线驱动器，耦合到所述第二位单元阵列；以及行解码器，耦合到第一位单元阵列和第二位单元阵列二者。2.根据权利要求1所述的电路，还包括：处理器，耦合到存储器以读写在存储器中存储的字，其中，第一位单元阵列为在存储器中存储的字提供第一组位，且第二位单元阵列为在存储器中存储的字提供第二组位。3.根据权利要求2所述的电路，其中，所述处理器用单个地址空间存取第一位单元阵列和第二位单元阵列。4.根据权利要求1所述的电路，还包括处理器，所述处理器用单个地址空间存取第一位单元阵列和第二位单元阵列。5.根据权利要求1所述的电路，还包括：第一自定时路径，耦合到第一位单元阵列；以及第二自定时路径，耦合到第二位单元阵列。6.根据权利要求5所述的电路，其中，第一自定时路径被调准到第一位单元阵列；第二自定时路径被调准到第二位单元阵列。7.根据权利要求1所述的电路，其中，第一位单元阵列包括第一组多个位单元，其中第一组多个位单元中的每个位单元具有第一维度和第二维度；以及第二位单元阵列包括第二组多个位单元，其中第二组多个位单元中的每个位单元具有第一维度和第二维度维度；其中，第一组多个位单元中的每个位单元的第一维度在数值上大于第二组多个位单元中的每个位单元的第一维度，且第一组多个位单元中的每个位单元的第二维度与第二组多个位单元中的每个位单元的第二维度在数值上大体相等。8.根据权利要求7所述的电路，其中，所述存储器还包括字线，其中第一组多个位单元中的每个位单元的第一维度被定向为大体平行于所述字线，且第二组多个位单元中的每个位单元的第一维度被定向为大体平行于所述字线。9.根据权利要求7所述的电路，还包括：处理器，耦合到存储器以读写在存储器中存储的字，其中，第一位单元阵列为在存储器中存储的字提供第一组位，且第二位单元阵列为在存储器中存储的字提供第二组位。10.根据权利要求9所述的电路，其中，所述处理器用单个地址空间存取第一位单元阵列和第二位单元阵列。11.根据权利要求10所述的电路，还包括：第一自定时路径，耦合到第一位单元阵列；以及第二自定时路径，耦合到第二位单元阵列。12.根据权利要求11所述的电路，其中，所述第一自定时路径被调准到第一位单元阵列，所述第二自定时路径被调准到第二位单元阵列。13.一种方法，包括：针对具有第一密度和第一存取速...

【专利技术属性】
技术研发人员：法赫尔丁·阿里·博赫拉，拉雷特·古普塔，施里·萨加尔·德维韦迪，吉滕达拉·达萨尼，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：英国,GB