用于多级存储器总线架构的终端方案制造技术

提供了多级存储器总线架构，其中激活的DRAM未被终接，并且非激活的DRAM终接，以增加激活的DRAM处的数据眼图宽度。

【技术实现步骤摘要】
【国外来华专利技术】用于多级存储器总线架构的终端方案相关专利的交叉引用本申请是2016年12月2日提交的美国专利申请No.15/368,445的继续申请，该专利要求2016年6月6日提交的美国临时申请No.62/346,427的权益，其全部内容被并入本文。
本申请涉及多级存储器总线架构，并且更具体地涉及用于多级存储器的非均一的终端方案。
技术介绍
为了在用于移动市场的动态随机存取存储器(DRAM)设备中提供降低的功耗，已经发展了各种低功率的双倍数据速率(LPDDR)DRAM标准，其中DRAM可以改变用于从传输设备(诸如，片上系统(SoC))接收数据的信令电压和数据速率。通信信道在SoC与DRAM之间延伸，通过该通信信道，每个比特在符号间隔上作为二进制高(逻辑一)符号或者二进制低(逻辑零)符号被传输。每个DRAM可以关于通信信道选择性地终接(呈现匹配负载)或不终接。如果DRAM并未终接，则到DRAM的输入阻抗与通信信道的特性阻抗不匹配。相反，如果DRAM终接，则它的输入阻抗与通信信道的特性阻抗相匹配。非终接操作模式中DRAM的不匹配的输入阻抗使得传输自SoC的数据被反射回SoC。这种反射通常被认为是不希望的，因此常规上，DRAM在高速数据传输模式期间将激活其终端。在低速操作模式期间，DRAM可以随后解激活其终端以节省功率，因为匹配的负载(例如，50欧姆的电阻器)将功率消散到地。这种终端通常被实现在多级架构中，其中SOC通过公共通信信道耦合到多个DRAM。公共通信信道以一个或多个分支结束，使得每个DRAM可以耦合到公共通信信道。在多级存储器总线架构中，SoC一次向一个DRAM写入，使得存在激活(被写入的)DRAM和一个或多个非激活的DRAM(未被写入的)。在高速操作模式中，传统上是激活的DRAM被终接而非激活的DRAM未被终接。但是数据速率被增长的越来越高，在激活的DRAM处维持足够的数据眼图变得越来越困难。相应地，本领域需要改进的终端方案，以用于多级存储器总线架构。
技术实现思路
为了在多级存储器总线架构中激活的DRAM处提供改进的数据眼图，激活的DRAM不会终接(将匹配的电阻器耦合到多级存储器总线，以便提供匹配阻抗)，而非激活(多个)DRAM终接。这与终接激活的DRAM以具有匹配阻抗的传统实践相反，但是，在未终接的激活的DRAM处接收的数据信号的反射增加了信号的边沿速率(传输的数据符号的上升沿或下降沿的变化率)，使得未终接的激活的DRAM处的数据眼图被改善。非激活的DRAM的终接防止了附加反射，附加反射可以与来自激活的DRAM的反射相加，并且在数据源(诸如，SoC)处引起干扰。如果在多级存储器总线架构中仅存在两个DRAM，则因此将存在非终接的激活的DRAM和终接的非激活的DRAM。在具有多于两个DRAM的更高阶多级存储器总线架构中，除了终接的非激活的DRAM以外，还有一个或多个附加的非激活的DRAM，但是附加的非激活的DRAM可以不被终接以便降低功耗。无论多级阶数，所得的多级存储器总线架构呈现了到公共通信数据信道(多级存储器总线)的非均一接口，公共通信数据信道将SoC耦合到DRAM，这与常规使用的非均一致性相反，但是实质上改善了非终接的激活的DRAM处的数据眼图。附图说明图1A是根据本公开的方面的包括两个DRAM的多级存储器总线架构的电路图。图1B是根据本公开的方面的包括两个DRAM的多级存储器总线架构的电路图。图2是根据本公开的方面的包括电感终端的多级存储器总线架构的电路图。图3是根据本公开的方面的包括多级存储器总线架构的层叠封装的图。图4是根据本公开的方面的用于多级存储器总线架构操作的方法的流程图。通过参考以下的详细描述，本公开的源同步端点的实施例和其优势可以被最好的理解。应当理解，相同的附图标记被用于标识一个或多个附图中所示的相同元件。具体实施方式提供了用于DRAM端点的非均一接口的多级存储器总线结构被公开。以下讨论主要解决其中仅存在两个DRAM的多级总线实施例，但是应当理解，本文所讨论的概念易于应用于更高阶的多级架构。关于该DRAM对，如果数据源端点(例如，SoC)通过多级存储器总线向激活的DRAM写入，则DRAM中的一个DRAM在本文中被指定为“激活”DRAM。剩余的未被写入的DRAM被指定为“非激活”DRAM。因此，激活的DRAM的标识取决于哪个DRAM被选择来用于由数据源端点进行写操作。激活的DRAM处的数据眼图的宽度是关于防止比特错误的重要参数，尤其是处于更高数据速率时。为了在激活的DRAM处改善数据眼图宽度，终接激活的DRAM的传统实践未被使用。具体地，多级存储器总线架构中的每个DRAM可被配置为选择性地向多级存储器总线呈现匹配的电阻终端，使得多级存储器总线通过电阻终端(匹配的负载电阻器)耦合到地。匹配的负载电阻器的阻抗取决于多级存储器总线的特性阻抗，在本文中不失一般性地假设为50欧姆。如果匹配的负载电阻器未被选择，则DRAM不被终接，使得该DRAM向多级存储器总线呈现例如一个pF的不匹配负载。为了改善激活的DRAM处的数据眼图，激活的DRAM不终接，而非激活的DRAM终接。注意，当前的数据比特可以是前面数据比特的补码，并且也是后续数据比特的补码。这种当前数据比特将通过关于信令电压的上升沿或下降沿，而被与前面数据比特和手续数据比特划分。例如，这种情况下，二进制一的当前数据比特将以上升沿开始，到最大信令电压，并且以下降沿回到地电压结束。相反，二进制零的当前数据比特将以下降沿开始并且以上升沿结束。据信，与传统教导相反，由激活的DRAM与多级存储器总线的不匹配导致的当前数据的反射，使得这些上升沿或下降沿会增加它们的变化率(陡峭的上升或下降边沿)。这个增加的变化率使得激活的DRAM处用于当前数据比特的数据眼图将会比激活的DRAM被终接情况下的数据眼图更宽。反射的信号边沿从激活的DRAM传播到非激活的DRAM。为了最小化来自激活的DRAM的反射信号边沿的从非激活的DRAM的另一次反射，非激活的DRAM被终接。示例多级存储器架构100在图1A中被示出。SoC105被由其寄生电容(例如，一个pF)表示。类似地，第1级别DRAM115和第2级别DRAM110都由其1pF的寄生电容表示。这种寄生电容值针对实际设备是典型的，但是应当理解这种值仅是示意性的。多级存储器总线120提供公共数据信道，通过该信道SoC105可以向DRAM110和DRAM115中的激活的DRAM写入。DRAM110和DRAM115均可以是低功耗的双倍数据速率(LPDDR)DRAM。每个DRAM包括开关(例如，金属氧化物半导体场效应管(MOSFET)开关)，使得DRAM可以关于多级存储器总线120选择性地终接。例如，DRAM120包括开关S1，当S1闭合时，向多级存储器总线120呈现匹配的终端电阻器Rterm(例如，50欧姆)。类似地，DRAM1150包括开关S2，当闭合时，向多级存储器总线120呈现另一匹配的终端电阻器Rterm。每个开关与其对应的终端电阻器串联。例如，开关S1耦合在多级存储器总线120与对应的匹配终端电阻器的端子之间。对应的匹配的终端电阻器的剩余端子耦合到地。然而应当理解，该开关/电阻器串联布置可以被反转，使得匹配的终端电本文档来自技高网...

【技术保护点】
1.一种被配置为接收来自多级存储器总线的数据的存储器，所述存储器包括：电阻器，所述电阻器与所述多级存储器总线的阻抗相匹配；以及开关，所述开关被耦合到所述电阻器的端子，其中所述开关和所述电阻器被配置为：在所述开关被闭合时通过所述电阻器将所述多级存储器总线耦合到地，以及在所述开关被断开时将所述多级总线与所述电阻器隔离；并且其中所述存储器被配置为：在所述存储器未由数据源端点写入时闭合所述开关，以及在所述存储器由所述数据源端点写入时断开所述开关。

【技术特征摘要】
【国外来华专利技术】2016.06.06 US 62/346,427;2016.12.02 US 15/368,4451.一种被配置为接收来自多级存储器总线的数据的存储器，所述存储器包括：电阻器，所述电阻器与所述多级存储器总线的阻抗相匹配；以及开关，所述开关被耦合到所述电阻器的端子，其中所述开关和所述电阻器被配置为：在所述开关被闭合时通过所述电阻器将所述多级存储器总线耦合到地，以及在所述开关被断开时将所述多级总线与所述电阻器隔离；并且其中所述存储器被配置为：在所述存储器未由数据源端点写入时闭合所述开关，以及在所述存储器由所述数据源端点写入时断开所述开关。2.根据权利要求1所述的存储器，其中所述存储器是动态随机存取存储器(DRAM)。3.根据权利要求2所述的存储器，其中所述DRAM是LPDDRDRAM。4.根据权利要求1所述的存储器，其中所述电阻器是50欧姆的电阻器。5.根据权利要求1所述的存储器，进一步包括耦合在所述多级存储器总线与所述存储器之间的电感器。6.根据权利要求5所述的存储器，其中所述电感器包括层叠封装集成电路封装中的引线键合。7.根据权利要求1所述的存储器，其中所述电阻器被耦合到地，并且其中所述开关耦合在所述多级存储器总线与所述电阻器之间。8.根据权利要求1所述的存储器，其中所述电阻器被耦合到所述多级存储器总线，并且其中所述开关耦合在地与所述电阻器之间。9.根据权利要求1所述的存储器，其中所述开关是MOSFET开关。10.一种通过多级存储器总线在存储器处接收数据的方法，所述方法包括：在第一存储器通过所述多级存储器总线而被写入时，将第一终端电阻器与所述多级存储器总线断开连接，使得所述第一存储器具有与所述多级存储器总线的阻抗不匹配的输入阻抗；以及在所述第一存储器正在被写入而第二存储器未通过所述多级存储器总线被写入时，将第二终端电阻器与所述多级存储器总线连接，使得所述第二存储器具有与所述多级存储器总线的阻抗相匹配的输入阻抗。11.根据权利要求10所述的方法，其中将所述第一终端电阻器断开连接包括：断开在所述第一终端电阻器与地之间耦合的开关。12.根据权利要求11所述的方法，其中断开所述开关包括：关断金属氧化物半导体晶体管(MOSFET)。13.根据权利要求10所述的方法，其中连接所述第二终端电阻...

【专利技术属性】
技术研发人员：T·T·威，T·布赖恩，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US