一种具有介质阻挡层的槽栅DMOS器件制造技术

一种具有介质阻挡层的槽栅DMOS器件，属于功率半导体技术领域。本发明专利技术在传统槽栅DMOS器件结构的基础上，在源区和接触区的下方沿沟槽延伸方向交替设置具有不同掺杂浓度和结深的体区，并且浅结、高浓度体区下方还设置与源区位置相对应的介质阻挡层，隔绝了源区下方的电流通路，进而能够引导雪崩电流避开浅结、高浓度体区，直接经由接触区流走，由此防止了寄生BJT的开启。本发明专利技术通过阻断寄生BJT的开启。提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力。同时，因为深结、低浓度体区下方没有介质阻挡层，这样在器件正向导通时，载流子电流仍然可以通过反型的深结、低浓度体区流出，因此器件的导通特性和阈值电压不会受到负面影响。

【技术实现步骤摘要】
一种具有介质阻挡层的槽栅DMOS器件
本专利技术属于功率半导体
，具体涉及一种具有介质阻挡层的槽栅DMOS器件。
技术介绍
功率半导体器件是实现电能转换和控制必不可少的核心器件。功率MOSFET因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，成为了目前应用最为广泛的功率器件。功率MOSFET的系统应用要求其具有更低功率损耗的同时，在高电应力下也应当具有更高的可靠性。因此可靠性对于功率MOSFET的系统应用至关重要。研究表明，器件在动态过程中发生是失效，与其在静态过程中的失效相比，失效率高，失效机理也更加复杂。而非箝位感性负载下的开关过程(UnclampedInductiveSwitching，UIS)通常被认为是功率DMOS在应用中所能面临的最极端的电应力情况。因为在系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由DMOS释放，高电压和大电流将同时施加在功率DMOS上，极易造成器件失效。因此，因此器件的抗UIS失效能力常被用于评定功率DMOS的可靠性，而UIS耐量是衡量功率DMOS的抗UIS失效能力的重要参数。业内普遍认为寄生BJT(BipolarJunctionTransistor，双极型晶体管)的开启是引起UIS过程中功率MOSFET失效的重要原因之一。UIS的失效通常被认为是器件“主动”模式，这是因为源漏之间的寄生BJT会在发生UIS雪崩时导通，导通后流过体内的大电流将使器件迅速升温，最终使器件损坏。以为N沟道功率DMOS器件为例，如图1所示，其N+源区7作为寄生BJT的发射区，N-漂移区3构成寄生BJT的集电极区，而P-body区9作为基区。当上述功率DMOS器件发生雪崩击穿时，雪崩电流经由N+源区7下方的P-body区6到达P+接触区8，而雪崩电流流经寄生BJT的基区时，由于P-body区9本身存在电阻必然会产生正向压降，当压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩电流，造成器件的热烧毁。目前，业内用以提高DMOS器件的抗UIS失效能力的方法主要是通过减小寄生BJT的基区电阻来抑制其开启。然而，这种方法并不能杜绝寄生BJT的开启，也就无法避免雪崩击穿所引起的器件UIS主动失效模式；另外，通过高能量的硼注入或深扩散来仅仅只能在一定限度上减小基区电阻，并不能无限降低寄生BJT的基区电阻，否则会增加器件的阈值电压。
技术实现思路
鉴于上文所述，本专利技术针对现有用以提高器件抗UIS失效能力所存在的缺陷，提供一种通过有效防止寄生BJT开启而具有高UIS耐量的槽栅DMOS器件。本专利技术的技术方案如下：一种具有介质阻挡层的槽栅DMOS器件，包括金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3、栅电极5、栅介质层6、第二导电类型半导体体区、第一导电类型半导体掺杂源区7、第二导电类型半导体掺杂接触区8和金属化源极11；金属化漏极1位于第一导电类型半导体掺杂衬底2的背面；第一导电类型半导体掺杂漂移区3位于第一导电类型半导体掺杂衬底2的正面；所述第一导电类型半导体掺杂漂移区3顶层具有沿器件垂直方向设置的沟槽4；沟槽4的内部具有栅电极5，栅电极5通过第一绝缘介质层13与其下方的第一导电类型半导体掺杂漂移区3隔离；沟槽4两侧的第一导电类型半导体掺杂漂移区3具有相互独立的第一导电类型半导体掺杂源区7和第二导电类型半导体掺杂接触区8，并且第一导电类型半导体掺杂源区7位于靠近沟槽4的一侧；第一导电类型半导体掺杂源区7通过栅介质层6与栅电极5隔离；第一导电类型半导体掺杂源区7和的部分上表面和栅电极5的上表面通过第二绝缘介质层12与金属化源极11隔离；金属化源极11位于器件表面，并且金属化源极11的两端分别与沟槽4两侧的第一导电类型半导体掺杂源区7和第二导电类型半导体掺杂接触区8接触；其特征在于：沟槽4两侧的第一导电类型半导体掺杂源区7和第二导电类型半导体掺杂接触区8下方还具有第二导电类型半导体体区，所述第二导电类型半导体体区包括第二导电类型半导体体区一91和第二导电类型半导体体区二92；第二导电类型半导体体区一91和第二导电类型半导体体区二92沿沟槽4延伸方向交替排列；第二导电类型半导体体区一91和第二导电类型半导体体区二92的结深均小于栅电极5下表面的深度，并且二者通过栅介质层6与栅电极5隔离；任意一个第二导电类型半导体体区一91的掺杂浓度均大于任意一个第二导电类型半导体体区二92的掺杂浓度；任意一个第二导电类型半导体体区一91的结深均小于任意一个第二导电类型半导体体区二92的结深；所述槽栅DMOS器件还具有位于第一导电类型半导体掺杂源区7对应下方的介质阻挡层10；介质阻挡层10的上表面与第二导电类型半导体体区一91的下表面接触且二者具有相同的延伸方向和延伸深度；介质阻挡层10的宽度小于第二导电类型半导体体区一91的宽度；介质阻挡层10靠近沟槽4一侧且通过栅介质层6与栅电极5隔离；第二导电类型半导体体区二92的下表面与第一导电类型半导体掺杂漂移区3的上表面接触。进一步地，本专利技术中第一导电类型半导体掺杂源区7和第二导电类型半导体掺杂接触区8的结深相近，并且均大于所述栅电极5上表面的深度。进一步地，本专利技术中第一导电类型半导体掺杂为N型半导体，所述第二导电类型半导体掺杂为P型半导体时，所述槽栅DMOS器件为N沟道槽栅DMOS器件。进一步地，本专利技术中第一导电类型半导体掺杂为P型半导体，所述第二导电类型半导体掺杂为N型半导体时，所述槽栅DMOS器件为P沟道槽栅DMOS器件。进一步地，本专利技术槽栅DMOS器件的材料可以为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。本专利技术在传统槽栅DMOS器件结构的基础上，在源区和接触区的下方沿沟槽延伸方向交替设置具有不同掺杂浓度和结深的体区，浅结、高浓度体区能够形成导通电阻更低的电流通路，并且其与漂移区交界处的电场强度更大，更容易发生击穿，以上因素均会引导雪崩电流通过浅结、高浓度体区。因此，同时浅结、高浓度体区下方还设置与源区相对应的介质阻挡层，隔绝了源区下方的电流通路，进而能够引导雪崩电流避开浅结、高浓度体区，直接经由接触区流走，由此防止了寄生BJT的开启。本专利技术通过阻断寄生BJT的开启。提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力。同时，因为深结、低浓度体区下方没有介质阻挡层，这样在器件正向导通时，载流子电流仍然可以通过反型的深结、低浓度体区流出，因此器件的导通特性和阈值电压不会受到负面影响。相比现有技术，本专利技术的有益效果是：本专利技术提供的槽栅DMOS器件能够防止寄生BJT的开启，提高槽栅DMOS器件的UIS耐量，从而使得槽栅DMOS器件在非箝位电感负载应用中的可靠性提高；同时通过合理设置体区与介质阻挡层的位置，避免引入介质阻挡层给器件导通电阻带来负面影响。附图说明图1是传统槽栅DMOS器件元胞结构的立体示意图；图2是本专利技术实施例1提供的一种具有介质阻挡层的槽栅DMOS器件元胞结构的立体示意图。图3是本专利技术实施例1提供元胞结构沿AA′线的剖面示意图。图4是本专利技术实施例1提供元胞结构沿BB′线的剖面示意图。图中，1为金属化漏极，2为第一导电类型半导体掺杂衬底，3为第一本文档来自技高网...

【技术保护点】
1.一种具有介质阻挡层的槽栅DMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、栅电极(5)、栅介质层(6)、第二导电类型半导体体区、第一导电类型半导体掺杂源区(7)、第二导电类型半导体掺杂接触区(8)和金属化源极(11)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面；第一导电类型半导体掺杂漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；所述第一导电类型半导体掺杂漂移区(3)顶层具有沿器件垂直方向设置的沟槽(4)；沟槽(4)的内部具有栅电极(5)，栅电极(5)通过第一绝缘介质层(13)与其下方的第一导电类型半导体掺杂漂移区(3)隔离；沟槽(4)两侧的第一导电类型半导体掺杂漂移区(3)具有相互独立的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)，并且第一导电类型半导体掺杂源区(7)位于靠近沟槽(4)的一侧；第一导电类型半导体掺杂源区(7)通过栅介质层(6)与栅电极(5)隔离；第一导电类型半导体掺杂源区(7)和的部分上表面和栅电极(5)的上表面通过第二绝缘介质层(12)与金属化源极(11)隔离；金属化源极(11)位于器件表面，并且金属化源极(11)的两端分别与沟槽(4)两侧的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)接触；其特征在于：沟槽(4)两侧的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)下方还具有第二导电类型半导体体区，所述第二导电类型半导体体区包括第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)；第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)沿沟槽(4)延伸方向交替排列；第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)的结深均小于栅电极(5)下表面的深度，并且二者通过栅介质层(6)与栅电极(5)隔离；任意一个第二导电类型半导体体区一(91)的掺杂浓度均大于任意一个第二导电类型半导体体区二(92)的掺杂浓度；任意一个第二导电类型半导体体区一(91)的结深均小于任意一个第二导电类型半导体体区二(92)的结深；所述槽栅DMOS器件还具有位于第一导电类型半导体掺杂源区(7)对应下方的介质阻挡层(10)；介质阻挡层(10)的上表面与第二导电类型半导体体区一(91)的下表面接触且二者具有相同的延伸方向和延伸深度；介质阻挡层(10)的宽度小于第二导电类型半导体体区一(91)的宽度；介质阻挡层(10)靠近沟槽(4)一侧且通过栅介质层(6)与栅电极(5)隔离；第二导电类型半导体体区二(92)的下表面与第一导电类型半导体掺杂漂移区(3)的上表面接触。...

【技术特征摘要】
1.一种具有介质阻挡层的槽栅DMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、栅电极(5)、栅介质层(6)、第二导电类型半导体体区、第一导电类型半导体掺杂源区(7)、第二导电类型半导体掺杂接触区(8)和金属化源极(11)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面；第一导电类型半导体掺杂漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；所述第一导电类型半导体掺杂漂移区(3)顶层具有沿器件垂直方向设置的沟槽(4)；沟槽(4)的内部具有栅电极(5)，栅电极(5)通过第一绝缘介质层(13)与其下方的第一导电类型半导体掺杂漂移区(3)隔离；沟槽(4)两侧的第一导电类型半导体掺杂漂移区(3)具有相互独立的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)，并且第一导电类型半导体掺杂源区(7)位于靠近沟槽(4)的一侧；第一导电类型半导体掺杂源区(7)通过栅介质层(6)与栅电极(5)隔离；第一导电类型半导体掺杂源区(7)和的部分上表面和栅电极(5)的上表面通过第二绝缘介质层(12)与金属化源极(11)隔离；金属化源极(11)位于器件表面，并且金属化源极(11)的两端分别与沟槽(4)两侧的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)接触；其特征在于：沟槽(4)两侧的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)下方还具有第二导电类型半导体体区，所述第二导电类型半导体体区包括第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)；第二导电类型半导体体区一(91)和第二导电类型半导体体区二(92)沿沟槽(4)延伸方...

【专利技术属性】
技术研发人员：任敏，杨梦琦，王梁浩，李泽宏，高巍，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51