瞬态电压抑制器及其制造方法技术

本发明专利技术提供一种瞬态电压抑制器及其制造方法，包括：第一导电类型的衬底；生长于所述衬底上表面的第一导电类型的第一外延层；自所述第一外延层的上表面向下延伸至所述第一外延层内的第二导电类型的埋层；生长于所述第一外延层及所述埋层的上表面的第二导电类型的第二外延层；自所述第二外延层的上表面向下延伸至所述第二外延层内的第一导电类型的第一掺杂区；第二导电类型的第二掺杂区和第二导电类型的第三掺杂区；位于所述第二外延层的上表面的介质层；与所述第二外延层电连接的第一电极；以及与所述衬底下表面电连接的第二电极。所述瞬态电压抑制器具有低电容、集成度高、制造工艺简单的特点。

【技术实现步骤摘要】
瞬态电压抑制器及其制造方法
本专利技术涉及一种瞬态电压抑制器及其制造方法，属于半导体器件领域。
技术介绍
瞬态电压抑制器(TVS)是一种基于二极管形式的高效保护器件，用来保护电路中的其它器件，使其免遭各种形式的瞬态高压的冲击，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，广泛应用于通讯系统、计算机、便携式设备及控制系统中电子器件的保护。传统的TVS产品电容通常在几十、甚至上百pF，对高频信号的衰减作用很大，不能满足当今的信息传输需求，而低电容TVS可以减少寄生电容对电路的干扰，降低高频电路信号的衰减，更加满足市场需求。另一方面，近来便携式电子产品逐渐趋向轻薄化发展，对半导体器件的外形尺寸要求越来越高，驱动TVS产品日益趋向更小封装、更高集成度发展。为了减小尺寸，并且获得更高的抵抗瞬间电压的能力，沟槽TVS的概念已经被提出和研究。沟槽TVS的结面形成于纵向的沟槽的侧壁，在相同的芯片尺寸下，它拥有更多的有效结面积,即更强的保护能力。目前常用的沟槽TVS只能实现单向保护，如果需要进行双向保护需要将多个TVS串联或并联在一起，制造成本较高。
技术实现思路
本专利技术所要解决的技术问题是如何提供一种低电容、集成度高且能够实现双向保护的瞬态电压抑制器。为了解决上述问题，本专利技术提供了一种瞬态电压抑制器，其包括：第一导电类型的衬底；第一导电类型的第一外延层，生长于所述衬底的上表面；第二导电类型的埋层，自所述第一外延层的上表面向下延伸至所述第一外延层内；第二导电类型的第二外延层，生长于所述第一外延层及所述埋层的上表面；第一导电类型的第一掺杂区，自所述第二外延层的上表面向下延伸至所述第二外延层内；第二导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第二掺杂区自所述第二外延层和所述第一掺杂区的上表面向下延伸，所述第二掺杂区的一部分位于所述第二外延层内，所述第二掺杂区的另一部分位于所述第一掺杂区内，所述第三掺杂区自所述第一掺杂区的上表面向下延伸至所述第一掺杂区内，所述第二掺杂区和所述第三掺杂区的掺杂浓度大于所述第二外延层的掺杂浓度；介质层，形成于所述第二外延层的上表面；第一电极，与所述第二外延层电连接；第二电极，与所述衬底的下表面电连接。所述瞬态电压抑制器通过多组二极管串并联实现了多路双向的保护功能，降低了其自身在高频电路中的寄生电容；通过在深度方向上设计所述第一掺杂区、所述第二掺杂区及所述第三掺杂区提高了集成度。从而，所述瞬态电压抑制器的保护特性得到了提升。进一步的，所述瞬态电压抑制器还包括：自所述第二外延层的上表面向下延伸至所述第一外延层内的多个第一沟槽，所述第一沟槽内填充有氧化硅，相邻的两个所述第一沟槽、所述埋层和所述第二外延层的一部分共同形成阱区，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区均位于所述阱区内，从而提高了所述瞬态电压抑制器的可靠性。进一步的，所述瞬态电压抑制器还包括：自所述阱区的上表面向下延伸的第二沟槽及自所述第一掺杂区的上表面向下延伸且与所述第三掺杂区邻接的第三沟槽，所述第二沟槽位于所述第一沟槽和所述第一掺杂区之间，所述第二沟槽与所述第三沟槽内均填充有重掺杂多晶硅，所述重掺杂多晶硅的掺杂浓度大于所述第二外延层的掺杂浓度，进而所述重掺杂多晶硅的电阻率小于所述第二外延层的电阻率，使得所述重掺杂多晶硅的导电性优于所述第二外延层的导电性。进一步的，所述瞬态电压抑制器还包括：自所述第二外延层的上表面向下延伸的第二导电类型的第四掺杂区，所述第四掺杂区位于所述阱区外靠近所述第二沟槽的一侧，所述第四掺杂区的掺杂浓度大于所述第二外延层的掺杂浓度，进而所述第四掺杂区的电阻率小于所述第二外延层的电阻率，使得所述第四掺杂区的导电性优于所述第二外延层的导电性。进一步的，所述瞬态电压抑制器还包括：自所述介质层的上表面向下延伸至所述第一外延层内的第四沟槽，所述第四沟槽位于所述阱区外靠近第三沟槽的一侧，所述第四沟槽填充有重掺杂多晶硅，所述重掺杂多晶硅的掺杂浓度大于所述第二外延层的掺杂浓度，进而所述重掺杂多晶硅的电阻率小于所述第二外延层的电阻率，使得所述重掺杂多晶硅的导电性优于所述第二外延层的导电性。进一步的，所述瞬态电压抑制器还包括：与所述第四掺杂区对应设置于所述介质层中的第一接触孔、与所述第二沟槽对应设置于所述介质层中的第二接触孔和与所述第三沟槽对应设置于所述介质层中的第三接触孔，所述第一接触孔和所述第二接触孔填充有重掺杂多晶硅，用于连通所述第一电极和所述第二外延层，所述第三接触孔填充有重掺杂多晶硅，所述重掺杂多晶硅的掺杂浓度大于所述第二外延层的掺杂浓度，进而所述重掺杂多晶硅的电阻率小于所述第二外延层的电阻率，使得所述重掺杂多晶硅的导电性优于所述第二外延层的导电性。进一步的，所述瞬态电压抑制器还包括：金属层，形成于所述介质层的上表面，所述金属层、填充于所述第三接触孔的多晶硅和填充于所述第四沟槽内的多晶硅共同形成导电通路。进一步的，所述第一沟槽的槽底位于所述埋层内或穿过所述埋层延伸至所述第一外延层内，以提高所述瞬态电压抑制器的可靠性。本专利技术还提供了一种瞬态电压抑制器的制造方法，其包括以下步骤：提供第一导电类型的衬底；在所述衬底的上表面生长第一导电类型的第一外延层；自所述第一外延层的上表面向下延伸至所述第一外延层内形成第二导电类型的埋层；在所述第一外延层及所述埋层的上表面生长第二导电类型的第二外延层；自所述第二外延层的上表面向下延伸至所述第二外延层内形成第一导电类型的第一掺杂区；形成第二导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第二掺杂区自所述第二外延层和所述第一掺杂区的上表面向下延伸，使所述第二掺杂区的一部分位于所述第二外延层内，所述第二掺杂区的另一部分位于所述第一掺杂区内，所述第三掺杂区自所述第一掺杂区的上表面向下延伸至所述第一掺杂区内，所述第二掺杂区和所述第三掺杂区的掺杂浓度大于所述第二外延层的掺杂浓度；在所述第二外延层的上表面形成介质层；在所述介质层的上表面形成与所述第二外延层电连接第一电极；在所述衬底的下表面形成第二电极。所述瞬态电压抑制器通过多组二极管串并联实现了多路双向的保护功能，降低了其自身在高频电路中的寄生电容；通过在深度方向上设计所述第一掺杂区、所述第二掺杂区及所述第三掺杂区提高了集成度。从而，所述瞬态电压抑制器的保护特性得到了提升。进一步的，采用离子注入法形成所述第一掺杂区，并进行热退火处理，且离子注入能量>160KeV，以增加所述第一掺杂区的结深。附图说明下面结合附图和实施例对本专利技术进一步说明。图1为本专利技术实施方式提供的瞬态电压抑制器的剖面结构示意图；图2为图1的瞬态电压抑制器的等效电路图；图3为图1的瞬态电压抑制器的一种制造方法的流程示意图；图4为图1的瞬态电压抑制器的另一种制造方法的流程示意图；图5至图16为图1的瞬态电压抑制器的另一种制造方法的详细过程示意图。图中：1、衬底；2、第一外延层；3、埋层；4、第二外延层；41、阱区；5、第一掺杂区；6、第二掺杂区；7、第三掺杂区；8、介质层；9、第一电极；10、第二电极；11、第一沟槽；12、第二沟槽；13、第三沟槽；14、第二掺杂区；15、第四沟槽；16、第一接触孔；17、第二接触孔；18、第三接触孔；19、导电本文档来自技高网...

【技术保护点】
1.一种瞬态电压抑制器，其特征在于，其包括：第一导电类型的衬底；第一导电类型的第一外延层，生长于所述衬底的上表面；第二导电类型的埋层，自所述第一外延层的上表面向下延伸至所述第一外延层内；第二导电类型的第二外延层，生长于所述第一外延层及所述埋层的上表面；第一导电类型的第一掺杂区，自所述第二外延层的上表面向下延伸至所述第二外延层内；第二导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第二掺杂区自所述第二外延层和所述第一掺杂区的上表面向下延伸，所述第二掺杂区的一部分位于所述第二外延层内，所述第二掺杂区的另一部分位于所述第一掺杂区内，所述第三掺杂区自所述第一掺杂区的上表面向下延伸至所述第一掺杂区内，所述第二掺杂区和所述第三掺杂区的掺杂浓度大于所述第二外延层的掺杂浓度；介质层，形成于所述第二外延层的上表面；第一电极，与所述第二外延层电连接；第二电极，与所述衬底的下表面电连接。

【技术特征摘要】
1.一种瞬态电压抑制器，其特征在于，其包括：第一导电类型的衬底；第一导电类型的第一外延层，生长于所述衬底的上表面；第二导电类型的埋层，自所述第一外延层的上表面向下延伸至所述第一外延层内；第二导电类型的第二外延层，生长于所述第一外延层及所述埋层的上表面；第一导电类型的第一掺杂区，自所述第二外延层的上表面向下延伸至所述第二外延层内；第二导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第二掺杂区自所述第二外延层和所述第一掺杂区的上表面向下延伸，所述第二掺杂区的一部分位于所述第二外延层内，所述第二掺杂区的另一部分位于所述第一掺杂区内，所述第三掺杂区自所述第一掺杂区的上表面向下延伸至所述第一掺杂区内，所述第二掺杂区和所述第三掺杂区的掺杂浓度大于所述第二外延层的掺杂浓度；介质层，形成于所述第二外延层的上表面；第一电极，与所述第二外延层电连接；第二电极，与所述衬底的下表面电连接。2.根据权利要求1所述的一种瞬态电压抑制器，其特征在于，还包括：自所述第二外延层的上表面向下延伸至所述第一外延层内的多个第一沟槽，所述第一沟槽内填充有氧化硅，相邻的两个所述第一沟槽、所述埋层和所述第二外延层的一部分共同形成阱区，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区均位于所述阱区内。3.根据权利要求2所述的一种瞬态电压抑制器，其特征在于，还包括：自所述阱区的上表面向下延伸的第二沟槽及自所述第一掺杂区的上表面向下延伸且与所述第三掺杂区邻接的第三沟槽，所述第二沟槽位于所述第一沟槽和所述第一掺杂区之间，所述第二沟槽与所述第三沟槽内均填充有重掺杂多晶硅，所述重掺杂多晶硅的掺杂浓度大于所述第二外延层的掺杂浓度。4.根据权利要求3所述的一种瞬态电压抑制器，其特征在于，还包括：自所述第二外延层的上表面向下延伸的第二导电类型的第四掺杂区，所述第四掺杂区位于所述阱区外靠近所述第二沟槽的一侧，所述第四掺杂区的掺杂浓度大于所述第二外延层的掺杂浓度。5.根据权利要求4所述的一种瞬态电压抑制器，其特征在于，还包括：自所述介质层的上表面向下延伸至所述第一外延层内的第四沟槽，所述第四沟槽位于所述阱区外靠近第三沟槽的...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：盛世瑶兰深圳科技有限公司，
类型：发明
国别省市：广东,44