具有延迟链优化功能的混合型数字脉宽调制器制造技术

具有延迟链优化功能的混合型数字脉宽调制器，属于电力电子技术领域。粗调模块利用比较器实现比较状态和时钟状态的转换，在比较状态下将计数时钟信号的计数信号和高位信号进行比较，在时钟状态将计数时钟信号进行修正后作为细调模块中校准单元的时序控制；细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，校准单元根据延迟链反馈的延迟信号作为校准信号产生校准码，再通过译码器将校准码译码后控制延迟链的路径，最后由多路复用器根据低位信号选择延迟链的对应输出作为细调模块的输出信号；数字逻辑模块根据粗调模块和细调模块的输出信号产生脉宽调制信号。本发明专利技术优化了延迟时间，能够得到更高精度的脉宽调制信号。

【技术实现步骤摘要】
具有延迟链优化功能的混合型数字脉宽调制器
本专利技术属于电力电子
，具体涉及一种具有延迟链优化功能的混合型数字脉宽调制器。
技术介绍
数字脉宽调制器(DigitalPulseWithModulation,DPWM)负责将数字信号转化成一定占空比的脉冲信号。其应用如在数字开关电源中，由数字补偿器提供输入的数字信号，输出的脉冲信号输入给功率管，用于控制功率级中功率管的开关时间，通过调控开关时间，最终调控主体电路的输出电压。数字脉宽调制器DPWM的精度、面积、功耗等指标是影响其应用系统指标的重要一环。数字脉宽调制器DPWM的精度直接决定了占空比信号的控制精度，而面积和功耗的关系也应很好的折中。数字脉宽调制器DPWM并不是一个比较成熟的模块，并没有一个公认的普适结构可以套用。近年来，国内外的学术界和工业界涌现出一大批数字脉宽调制器DPWM的结构与设计方法，目的在于提高数字脉宽调制器DPWM的精度。总结起来，一共有四种不同的数字脉宽调制器DPWM结构，分别是：计数器型，延迟链型，抖动型以及混合型。其中，混合型DPWM是计数器型DPWM和延迟链型DPWM的结合，是目前最先进的DPWM实现方法，具有面积小、精度高、功耗低的优点。混合型DPWM结合了计数器型DPWM和延迟链型DPWM，通过粗调和细调两种方式依次对精度进行调控。计数器进行计数后通过比较器进行比较，实现占空比的粗调，且减少了延迟链型DPWM中多路复用器的位数，减少了延迟链的长度，从而减少延迟链型DPWM的面积；利用多路复用器选择通过延迟链的波形，从而进行占空比的细调，且计数器的时钟频率降低到可以接受的水平，从而减小功耗。混合型DPWM的工作原理如下所述：输入的数字信号被拆分为高m位的高位信号dh和低n位的低位信号dl，高m位的高位信号dh输入给粗调部分，当计数器所记数值与高m位的高位信号dh的二进制数值一致时，输出宽度为一个计数时钟周期的脉冲信号进入延迟链，至此粗调完成，细调开始。细调模块一般由延迟链和多路复用器组成，粗调输出的脉冲信号被用来选择作为n位输入的多路复用器的输入信号。细调模块中典型校准模块的时钟由计数时钟输入，以一个计数时钟的上升沿为延迟链开始的时间，通过下一个计数时钟的上升沿校准延迟链的结束时间，最终实现一个计数时钟周期的延迟时间。但是延迟链开始的时间会与时钟上升沿间存在一定的延迟td，从而使得最后得到的延迟链延迟时间为一个计数时钟周期减去td，小于设定值。
技术实现思路
针对上述传统混合型数字脉宽调制器存在的延迟链的延迟时间小于设定值的问题，本专利技术提出了一种具有延迟链优化功能的混合型数字脉宽调制器DPWM，准确实现了延迟链的延迟时间为一个计数时钟周期。本专利技术的技术方案为：具有延迟链优化功能的混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，所述数字逻辑模块用于根据所述粗调模块和细调模块的输出信号产生脉宽调制信号dpwm；所述粗调模块包括计数器和比较器，所述计数器的时钟端连接计数时钟信号clks，其复位端连接所述脉宽调整信号dpwm，其输出端输出计数信号counter_out；所述比较器的第一输入端连接所述计数信号counter_out，其第二输入端连接高位信号dh，其第三输入端连接所述计数时钟信号clks，其第四输入端连接校准清零信号clr1，其模式选择端连接所述脉宽调整信号dpwm，其输出端输出比较信号comp_out作为所述粗调模块的输出信号；当所述脉宽调整信号dpwm为1时，选择所述比较器的第一输入端和第二输入端的信号接入所述比较器，当所述脉宽调整信号dpwm为0时，选择所述比较器的第三输入端和第四输入端的信号接入所述比较器；所述细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，所述校准单元的时钟端连接所述比较信号comp_out，其校准端连接校准信号，其复位端连接所述脉宽调制信号dpwm，其输出端输出所述校准清零信号clr1和n位校准码correction_code，其中n位正整数，且为低位信号dl的位数；所述n位校准码correction_code的初始值为n个0，在所述比较信号comp_out的上升沿到来时进行校准，其中校准的具体方法为：此时所述校准信号为1则将所述n位校准码correction_code加1，此时所述校准信号为0则将所述n位校准码correction_code减1；所述n位校准码correction_code处于校准过程时所述校准清零信号clr1为高电平，否则为低电平；所述校准输出单元包括第一与门AND1，第一与门AND1的第一输入端连接所述比较信号comp_out，其第二输入端连接所述校准清零信号clr1，其输出端输出延迟输入信号deayline_in至所述延迟链的输入端；所述延迟链包括2n个级联的延迟单元，所述延迟输入信号deayline_in依次经过所述2n个延迟单元，每个延迟单元产生一个延迟输出信号，共产生2n个延迟输出信号输出至所述多路复用器的数据输入端，以所述2n个延迟输出信号中的其中一个延迟输出信号作为所述校准信号；每个延迟单元有两条延迟时间分别是t1和t2的延迟路径，t1>t2；所述译码器根据所述n位校准码correction_code产生2n位控制信号分别控制所述2n个延迟单元选择不同延迟时间的延迟路径；所述多路复用器根据所述低位信号dl选择对应的所述延迟输出信号，并产生所述细调模块的输出信号。具体的，所述比较器的使能端连接使能信号EN，所述比较器的使能端连接所述使能信号EN，所述校准单元的使能端连接所述使能信号EN。具体的，所述延迟链中的每个延迟单元的模式选择端连接所述译码器产生的对应该延迟单元的控制信号，其输入端连接前一个延迟单元的输出端，其中第一个延迟单元的输入端连接所述延迟输入信号delayline_in，所述2n个延迟单元的输出端分别输出对应的所述2n个延迟输出信号。具体的，所述延迟单元包括第二与门、或非门、第一反相器和偶数个级联的第二反相器；第二与门的第一输入端作为所述延迟单元的输入端并通过所述偶数个级联的第二反相器后连接或非门的第一输入端，其第二输入端作为所述延迟单元的模式选择端，其输出端连接或非门的第二输入端；第一反相器的输入端连接或非门的输出端，其输出端作为所述延迟单元的输出端。具体的，以级联的第2n-1个延迟单元输出的延迟输出信号作为所述校准信号。具体的，所述数字逻辑模块包括第三与门AND3、第四与门AND4、第五与门AND5、第二或非门NOR2和第三或非门NOR3，第五与门AND5的第一输入端连接所述比较信号comp_out，其第二输入端连接所述脉宽调制信号dpwm，其输出端连接第三与门AND3的第一输入端；第三与门AND3的第二输入端连接所述细调模块的输出信号，其输出端连接第二或非门NOR2的第一输入端；第三或非门NOR3的第一输入端连接开关时钟信号clkp，其第二输入端连接第二或非门NOR2的输出端和第四与门AND4的第一输入端，其输出端连接第二或非门NOR2的第二输入端；第四与门AND4的第二输入端连接所述使能信号EN，其输出端输出所述脉宽调制信号dpwm。本专利技术的有益效果为：本专利技术通过粗调模块中的比较器对计数时本文档来自技高网...

【技术保护点】
1.具有延迟链优化功能的混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，所述数字逻辑模块用于根据所述粗调模块和细调模块的输出信号产生脉宽调制信号(dpwm)；其特征在于，所述粗调模块包括计数器和比较器，所述计数器的时钟端连接计数时钟信号(clks)，其复位端连接所述脉宽调整信号(dpwm)，其输出端输出计数信号(counter_out)；所述比较器的第一输入端连接所述计数信号(counter_out)，其第二输入端连接高位信号(dh)，其第三输入端连接所述计数时钟信号(clks)，其第四输入端连接校准清零信号(clr1)，其模式选择端连接所述脉宽调整信号(dpwm)，其输出端输出比较信号(comp_out)作为所述粗调模块的输出信号；当所述脉宽调整信号(dpwm)为1时，选择所述比较器的第一输入端和第二输入端的信号接入所述比较器，当所述脉宽调整信号(dpwm)为0时，选择所述比较器的第三输入端和第四输入端的信号接入所述比较器；所述细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，所述校准单元的时钟端连接所述比较信号(comp_out)，其校准端连接校准信号，其复位端连接所述脉宽调制信号(dpwm)，其输出端输出所述校准清零信号(clr1)和n位校准码(correction_code)，其中n位正整数，且为低位信号(dl)的位数；所述n位校准码(correction_code)的初始值为n个0，在所述比较信号(comp_out)的上升沿到来时进行校准，其中校准的具体方法为：此时所述校准信号为1则将所述n位校准码(correction_code)加1，此时所述校准信号为0则将所述n位校准码(correction_code)减1；所述n位校准码(correction_code)处于校准过程时所述校准清零信号(clr1)为高电平，否则为低电平；所述校准输出单元包括第一与门(AND1)，第一与门(AND1)的第一输入端连接所述比较信号(comp_out)，其第二输入端连接所述校准清零信号(clr1)，其输出端输出延迟输入信号(deayline_in)至所述延迟链的输入端；所述延迟链包括2n个级联的延迟单元，所述延迟输入信号(deayline_in)依次经过所述2n个延迟单元，每个延迟单元产生一个延迟输出信号，共产生2n个延迟输出信号输出至所述多路复用器的数据输入端，以所述2n个延迟输出信号中的其中一个延迟输出信号作为所述校准信号；每个延迟单元有两条延迟时间分别是t1和t2的延迟路径，t1>t2；所述译码器根据所述n位校准码(correction_code)产生2n位控制信号分别控制所述2n个延迟单元选择不同延迟时间的延迟路径；所述多路复用器根据所述低位信号(dl)选择对应的所述延迟输出信号，并产生所述细调模块的输出信号。...

【技术特征摘要】
1.具有延迟链优化功能的混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，所述数字逻辑模块用于根据所述粗调模块和细调模块的输出信号产生脉宽调制信号(dpwm)；其特征在于，所述粗调模块包括计数器和比较器，所述计数器的时钟端连接计数时钟信号(clks)，其复位端连接所述脉宽调整信号(dpwm)，其输出端输出计数信号(counter_out)；所述比较器的第一输入端连接所述计数信号(counter_out)，其第二输入端连接高位信号(dh)，其第三输入端连接所述计数时钟信号(clks)，其第四输入端连接校准清零信号(clr1)，其模式选择端连接所述脉宽调整信号(dpwm)，其输出端输出比较信号(comp_out)作为所述粗调模块的输出信号；当所述脉宽调整信号(dpwm)为1时，选择所述比较器的第一输入端和第二输入端的信号接入所述比较器，当所述脉宽调整信号(dpwm)为0时，选择所述比较器的第三输入端和第四输入端的信号接入所述比较器；所述细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，所述校准单元的时钟端连接所述比较信号(comp_out)，其校准端连接校准信号，其复位端连接所述脉宽调制信号(dpwm)，其输出端输出所述校准清零信号(clr1)和n位校准码(correction_code)，其中n位正整数，且为低位信号(dl)的位数；所述n位校准码(correction_code)的初始值为n个0，在所述比较信号(comp_out)的上升沿到来时进行校准，其中校准的具体方法为：此时所述校准信号为1则将所述n位校准码(correction_code)加1，此时所述校准信号为0则将所述n位校准码(correction_code)减1；所述n位校准码(correction_code)处于校准过程时所述校准清零信号(clr1)为高电平，否则为低电平；所述校准输出单元包括第一与门(AND1)，第一与门(AND1)的第一输入端连接所述比较信号(comp_out)，其第二输入端连接所述校准清零信号(clr1)，其输出端输出延迟输入信号(deayline_in)至所述延迟链的输入端；所述延迟链包括2n个级联的延迟单元，所述延迟输入信号(deayline_in)依次经过所述2n个延迟单元，每个延迟单元产生一个延迟输出信号，共产生2n个延迟输出信号输出至所述多路复用器的数据输入端，以所述2n个延迟输出信号中的其中一个延迟输出信号作为所述校准信号；每个延迟单元有两条延迟时间分别是t1和t2的延迟路径，t1>t2；所述译码器根据所述n位校...

【专利技术属性】
技术研发人员：罗萍，孟锦媛，郑心易，彭定明，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51