一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，该制造方法包括：在半导体衬底中形成多个浅沟槽隔离结构；在各个浅沟槽隔离结构中形成多个栅沟槽和掺杂区；在多个栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层上形成第一功函数层；形成填充多个栅沟槽的栅导电层；刻蚀位于多个栅沟槽之间的掺杂区，形成位元线接触通道并暴露出其下方的漏区，并将功函数调整元素掺杂到漏区；向位元线接触通道中填充多晶硅，形成位线接触；以及通过热处理使功函数调整元素进入部分第一功函数层中以形成第二功函数层，其中第二功函数层具有比第一功函数层低的功函数。本发明专利技术改善了栅诱导漏极泄漏(GIDL)发生的可能性，提高了MOSFET的可靠性，进而提升产品良率。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体领域，特别涉及一种半导体器件及其制造方法。
技术介绍
栅极诱导漏极漏电流效应(GIDL)是金属-氧化物半导体场效应晶体管(MOSFET)主要的断态漏电流。MOSFET栅极关态(NMOS栅极接负电压，PMOS栅极接正电压)而漏极接电压(NMOS漏极接正电压，PMOS漏极接负电压)时，漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，表面形成反型层，而耗尽层非常窄，导带电子和价带孔穴发生带-带隧穿效应(Band-to-BandTunneling,BTBT)，从而形成漏极漏电流。由于动态随机存取内存(DRAM)芯片设计朝着纳米方向发展，随着尺寸的缩小，栅/漏极之间很容易出现GIDL，因此如何对MOSFET器件中的GIDL进行改善是目前研究的重要方向。需注意的是，前述
技术介绍
部分公开的信息仅用于加强对本专利技术的背景理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本专利技术目的是提供一种半导体器件及其制造方法，用以解决半导体器件中栅/漏极区域氯原子残留而导致GIDL的问题。为了实现上述目的，本专利技术采用如下技术方案：一种半导体器件的制造方法，包括：在半导体衬底中形成多个浅沟槽隔离结构以定义出有源区；在所述有源区中形成多个栅沟槽和掺杂区；在所述多个栅沟槽的底表面和侧壁之上形成栅电介质层；在所述栅电介质层上形成第一功函数层；形成填充所述多个栅沟槽的栅导电层；刻蚀位于所述多个栅沟槽之间的所述掺杂区，形成位元线接触通道并暴露出所述位元线接触通道下方的漏区，并将功函数调整元素掺杂到所述漏区；向所述位元线接触通道中填充多晶硅，形成位线接触；以及通过热处理使所述功函数调整元素进入部分所述第一功函数层中以形成第二功函数层，其中所述第二功函数层具有比所述第一功函数层低的功函数。根据本专利技术的一个实施方式，所述栅电介质层包括氧化硅。根据本专利技术的一个实施方式，所述第一功函数层包括氮化钛。根据本专利技术的一个实施方式，所述功函数调整元素包括氢。根据本专利技术的一个实施方式，所述栅导电层包括钨。根据本专利技术的一个实施方式，所述第二功函数层被形成为与所述多个栅沟槽的侧壁重叠。根据本专利技术的一个实施方式，所述掺杂区的掺杂元素包括磷、砷、硼或他们的组合。根据本专利技术的一个实施方式，所述掺杂区包括第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区形成于所述多个栅沟槽的下方，所述第二掺杂区和所述第三掺杂区形成于所述多个栅沟槽的两侧。根据本专利技术的一个实施方式，在刻蚀所述掺杂区之前，还包括刻蚀去除部分的所述第一功函数层和部分的所述栅导电层，并在所述栅沟槽内及所述浅沟槽隔离结构的表面形成覆盖层。根据本专利技术的一个实施方式，所述覆盖层包括氮化硅。根据本专利技术的一个实施方式，在形成所述位元线接触通道之后，还包括对所述位元线接触通道下方的漏区进行掺杂以形成阻抗调整层。另一方面，本专利技术还提供一种半导体器件，包括：半导体衬底；多个浅沟槽隔离结构，位于所述半导体衬底中并定义出一有源区；多个栅沟槽，位于各个所述有源区中；多个掩埋栅结构，位于所述多个栅沟槽中；以及漏区，位于所述多个掩埋栅结构之间，其中，各个所述掩埋栅结构包括：栅电介质层，覆盖所述栅沟槽的底表面和侧壁；功函数层，位于所述栅电介质层之上；以及栅导电层，覆盖所述功函数层并填充所述栅沟槽，其中，所述功函数层包括第一功函数层和第二功函数层，所述第一功函数层至少覆盖所述栅沟槽的底表面，所述第二功函数层从所述第一功函数层延续并与所述栅沟槽的侧壁重叠，所述第二功函数层具有比所述第一功函数层低的功函数。根据本专利技术的一个实施方式，所述漏区具有与所述第二功函数层部分重叠的深度。根据本专利技术的一个实施方式，还包括覆盖层，所述覆盖层位于所述栅沟槽中并覆盖所述栅导电层和所述功函数层。根据本专利技术的一个实施方式，还包括多晶硅层，所述多晶硅层位于所述漏区之上。根据本专利技术的一个实施方式，所述第一功函数层包括未掺杂氢的氮化钛，所述第二功函数层包括掺杂氢的氮化钛。本专利技术通过在栅/漏极区域进行氢掺杂并与氮化钛中的氯进行置换，形成双功函数结构，降低了栅/漏极区域残留的氯浓度，从而降低了栅/漏极区域的阻抗，改善了栅诱导漏极泄漏(GIDL)发生的可能性，提高了MOSFET的可靠性，进而提升产品良率。附图说明图1为本专利技术一个实施方式的半导体器件的结构示意图；图2-图6为本专利技术一个实施方式的半导体器件的制造工艺流程图。其中，附图标记说明如下：100：半导体衬底110：第一掺杂区111：第二掺杂区112：第三掺杂区120：浅沟槽隔离结构130：栅沟槽140：栅电介质层150：第一功函数层151：第二功函数层160：栅导电层170：覆盖层180：漏区190：阻抗调整层200：多晶硅层P：光致抗蚀剂H：氢离子T：热处理具体实施方式下面根据具体实施例对本专利技术的技术方案做进一步说明。本专利技术的保护范围不限于以下实施例，列举这些实例仅出于示例性目的而不以任何方式限制本专利技术。MOSFET器件上金属导线材料通常使用钨(Tungsten)，而因为钨容易与氧化硅反应，造成阻抗过高及漏电流现象，影响器件性能，所以在钨与氧化硅之间沉积氮化钛，可作为阻挡层防止钨与氧化硅反应的功用。氮化钛(TiN)通常是由两种前驱物四氯化钛(TiCl4)+氨气(NH3)反应形成，反应后会形成氯原子生成物残留，使栅/漏极区域的阻抗增加，在这种情况下，当位元线开通及字元线关闭时，栅/漏极区域电场强度会变大，从而增加GIDL，引起器件的可靠性问题。图1为本专利技术一个实施方式的半导体器件的结构示意图，如图1所示，半导体器件包括半导体衬底100、浅沟槽隔离结构120、栅沟槽(图中未示出)、掩埋栅结构、漏区180和多晶硅层200。半导体衬底100可以包括适合于半导体工艺的材料，例如可以由含硅材料形成。半导体衬底100可以包括从包括如下的组中选择的一种：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅及其组合或者其中的两种或更多种的多层。半导体衬底100可以包括诸如锗的其它半导体材料。半导体衬底100可以包括III/V族的半导体衬底，例如化合物半导体衬底，诸如砷化镓(GaAs)。在半导体衬底100中，可以形成隔离层和有源区。隔离层可以限定多个有源区。隔离层可以是浅沟槽隔离结构120。隔离层可以通过用绝缘材料填充浅沟槽(例如，隔离沟槽)而形成。隔离层可以包括氧化硅、氮化硅或它们的组合。多个栅沟槽形成在有源区中。栅沟槽可以是沿着一个方向延伸的线形沟槽。相邻的两个栅沟槽可以使其底面定位于相同的水平处。栅沟槽的深度可以比隔离沟槽的深度短。栅沟槽的下边缘可以是圆形，也可以为U形。掩埋栅结构可以延伸到半导体衬底的内部。例如，掩埋栅结构可以形成在栅沟槽的内部。掩埋栅结构可以包括：栅电介质层140、掩埋栅电极和覆盖层170。栅电介质层140覆盖栅沟槽的底表面和侧壁，即栅电介质层140内衬在栅沟槽的表面，栅电介质层140可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。掩埋栅电极可以包括功函数层150/151和栅导电层160，其中功函数层150/151位于栅电介质层140之上，沿着栅沟槽的底部和内侧壁形成在栅电介质层140上。栅导电层160覆盖功函数层本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，包括：在半导体衬底中形成多个浅沟槽隔离结构以定义出有源区；在所述有源区中形成多个栅沟槽和掺杂区；在所述多个栅沟槽的底表面和侧壁之上形成栅电介质层；在所述栅电介质层上形成第一功函数层；形成填充所述多个栅沟槽的栅导电层；刻蚀位于所述多个栅沟槽之间的所述掺杂区，形成位元线接触通道并暴露出所述位元线接触通道下方的漏区，并将功函数调整元素掺杂到所述漏区；向所述位元线接触通道中填充多晶硅，形成位线接触；以及通过热处理使所述功函数调整元素进入部分所述第一功函数层中以形成第二功函数层，其中所述第二功函数层具有比所述第一功函数层低的功函数。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：在半导体衬底中形成多个浅沟槽隔离结构以定义出有源区；在所述有源区中形成多个栅沟槽和掺杂区；在所述多个栅沟槽的底表面和侧壁之上形成栅电介质层；在所述栅电介质层上形成第一功函数层；形成填充所述多个栅沟槽的栅导电层；刻蚀位于所述多个栅沟槽之间的所述掺杂区，形成位元线接触通道并暴露出所述位元线接触通道下方的漏区，并将功函数调整元素掺杂到所述漏区；向所述位元线接触通道中填充多晶硅，形成位线接触；以及通过热处理使所述功函数调整元素进入部分所述第一功函数层中以形成第二功函数层，其中所述第二功函数层具有比所述第一功函数层低的功函数。2.根据权利要求1所述的制造方法，其中所述栅电介质层包括氧化硅。3.根据权利要求1所述的制造方法，其中所述第一功函数层包括氮化钛。4.根据权利要求3所述的制造方法，其中所述功函数调整元素包括氢。5.根据权利要求1所述的制造方法，其中所述栅导电层包括钨。6.根据权利要求1所述的制造方法，其中所述第二功函数层被形成为与所述多个栅沟槽的侧壁重叠。7.根据权利要求1所述的制造方法，其中所述掺杂区的掺杂元素包括磷、砷、硼或他们的组合。8.根据权利要求7所述的制造方法，其中所述掺杂区包括第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区形成于所述多个栅沟槽的下方，所述第二掺杂区和所述第三掺杂区形成于所述多个栅沟槽的两侧。9.根据权利要求1所述的制造方法，其中在刻蚀所述掺杂区之前，还包括刻蚀去除部分的所...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽,34