半导体装置制造方法及图纸

本发明专利技术提供提高了ESD保护电路的保护能力的半导体装置，其具有：基板；第一晶体管，形成于上述基板且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置。
技术介绍
公知有在半导体装置中，在电源端子(VDD)与接地端子(VSS)之间设置静电放电(ESD；ElectroStaticDischarge)的保护电路。例如，能够举出在电源端子与接地端子之间设置串联连接的2个N沟道MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor：金属-氧化物半导体场效应晶体管)，作为ESD保护电路的半导体装置。在该半导体装置中，2个N沟道MOSFET被P型的杂质区域(保护环)包围(例如，参照专利文献1～4)。专利文献1：日本特开2009-147040号公报专利文献2：日本特表2007-511898号公报专利文献3：日本特开2003-179206号公报专利文献4：美国专利公开2016/0163691号然而，在上述的半导体装置中，未对提高ESD保护电路的保护能力的详细结构进行研究。
技术实现思路
本专利技术是鉴于上述的点而完成的，其目的在于提供提高ESD保护电路的保护能力的半导体装置。本半导体装置具有：基板；第一晶体管，形成于上述基板，且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板，且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。根据公开的技术，能够提供提高了ESD保护电路的保护能力的半导体装置。附图说明图1是第一实施方式的半导体装置的电路图。图2是例示出第一实施方式的半导体装置的构成的俯视图(其1)。图3是例示出第一实施方式的半导体装置的构成的俯视图(其2)。图4是表示在第一实施方式的半导体装置中从基板到金属布线层M1的俯视图。图5是表示在第一实施方式的半导体装置中从金属布线层M1到金属布线层M3的俯视图。图6是沿着图4以及图5的A-A线的剖视图。图7是沿着图4以及图5的B-B线的剖视图。图8是沿着图4以及图5的C-C线的剖视图。图9是沿着图4以及图5的D-D线的剖视图。图10是表示在第一实施方式的变形例1的半导体装置中从基板到金属布线层M1的俯视图。图11是表示在第一实施方式的变形例1的半导体装置中从金属布线层M1到金属布线层M3的俯视图。图12是沿着图10以及图11的A-A线的剖视图。图13是沿着图10以及图11的B-B线的剖视图。图14是沿着图10以及图11的C-C线的剖视图。图15是沿着图10以及图11的D-D线的剖视图。图16是表示在第一实施方式的变形例2的半导体装置中从基板到金属布线层M1的俯视图。图17是沿着图16的A-A线的剖视图。图18是沿着图16的B-B线的剖视图。图19是例示出第二实施方式的半导体装置的构成的俯视图。图20是例示出第三实施方式的半导体装置的构成的俯视图。图21是例示出第四实施方式的半导体装置的构成的俯视图。图22是对VDD布线、VSS布线等的配置进行说明的图。具体实施方式以下，参照附图对用于实施专利技术的方式进行说明。在各附图中，有对同一构成部分标注同一附图标记，省略重复的说明的情况。此外，在本申请中，所谓第一导电型是指N型或者P型，所谓第二导电型是与第一导电型相反的导电型的P型或者N型。〈第一实施方式〉图1是第一实施方式的半导体装置的电路图。如图1所示，半导体装置1具有作为N型的场效应型晶体管(FET)的NMOS11(第一晶体管)、和作为N型的场效应型晶体管的NMOS12(第二晶体管)。NMOS11以及NMOS12串联连接在VDD与VSS之间。在NMOS11的栅电极113以及NMOS12的栅电极123连接有ESD触发电路C11。D11是寄生二极管。ESD触发电路C11检测ESD浪涌，在浪涌产生时间内使NMOS11以及NMOS12导通。由此，能够保护连接在VDD与VSS之间的保护对象电路C12免受ESD浪涌的影响。此外，保护对象电路C12也可以是连接在VDD与VSS之间的全部的电路。在第一实施方式中，以半导体装置1是平面型FET的情况为例，进行以下的说明。图2是例示出第一实施方式的半导体装置的构成的俯视图(其1)。如图1以及图2所示，在半导体装置1中，NMOS11的N型的第一杂质区域111经由VDD布线(在图2中未图示)与VDD(电源端子)电连接。另外，NMOS12的N型的第四杂质区域122经由VSS布线(在图2中未图示)与VSS(接地端子)电连接。另外，NMOS11的N型的第二杂质区域112和NMOS12的N型的第三杂质区域121经由布线151连接。此外，在图2中，布线151被简化绘制。NMOS11的第一杂质区域111和第二杂质区域112以及栅电极113在俯视时被作为P型的杂质区域的保护环117(第一保护环)包围。另外，NMOS12的第三杂质区域121和第四杂质区域122以及栅电极123在俯视时被作为P型的杂质区域的保护环127(第二保护环)包围。保护环117和保护环127经由基板电连接，保护环127与VSS布线连接。此外，保护环117和保护环127也可以经由基板上的布线连接。此外，在本申请中，所谓保护环是指形成于基板的杂质区域且包围晶体管、电路的区域。但是，也包含有如后述的FinFET、纳米线FET的情况那样，杂质区域不连续地包围晶体管、电路的区域。在半导体装置1中，在俯视时包围NMOS11的保护环117的宽度W1比包围NMOS12的保护环127的宽度W2宽(保护环127在俯视时宽度比保护环117窄)。因此，保护环117的电阻小于保护环127。其结果为，ESD电流易于从保护环117经由寄生二极管D11流向VDD。由此，能够提高对于保护对象电路C12的免受ESD浪涌影响的保护能力。此外，在图2中，作为一个例子，示出在保护环117内沿Y方向设置有2级NMOS11，在保护环127内沿Y方向配置有2级NMOS12的例子，但并不局限于此。即，也可以在保护环117内沿Y方向配置有1级或者3级以上的NMOS11。另外，也可以在保护环127内沿Y方向配置有1级或者3级以上的NMOS12。以下，更详细地对半导体装置1的布局进行说明。图3是例示出第一实施方式的半导体装置的构成的俯视图(其2)。此外，在图3中，省略了寄生二极管D11的图示。如图3所示，在NMOS11上以及保护环117上配置有VDD布线152，在NMOS12上以及保护环127上配置有VSS布线153。布线154是将保护环117、保护环127、第四杂质区域122以及接地端子(VSS)电连接的布线。具体而言，布线154经由配置于保护环117上的导通孔155(导通孔V0)与保护环117连接。另外，布线154经由配置于保护环127上的导通孔156(通过V0)与保护环127连接。另外，布线154与第四杂质区域122(VSS)连接。另外，布线154配置为具有在俯视时与保护环117以及127重叠的部分，在NMO本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具有：基板；第一晶体管，形成于上述基板，且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板，且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。

【技术特征摘要】
2017.05.22 JP 2017-1007041.一种半导体装置，其特征在于，具有：基板；第一晶体管，形成于上述基板，且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板，且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。2.根据权利要求1所述的半导体装置，其特征在于，具有：第一导通孔，设置在上述第一保护环上，形成将上述第一保护环与上述接地端子电连接的路径的一部分；以及第二导通孔，设置在上述第二保护环上，形成将上述第二保护环与上述接地端子电连接的路径的一部分，在上述第一保护环的宽度方向上设置的上述第一导通孔的个数比在上述第二保护环的宽度方向上设置的上述第二导通孔的个数多。3.根据权利要求1或者2所述的半导体装置，其特征在于，具有第一布线，该第一布线设置在上述第一保护环上以及上述...

【专利技术属性】
技术研发人员：田中英俊，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：日本,JP