The invention relates to a semiconductor device and a method for manufacturing the device, which comprises a first conductive buried layer in a substrate, in which the distance between two adjacent terminals can be selected to achieve the desired breakdown voltage. A deep well with a first doping concentration of a second conductive type is injected into the epitaxial layer above the two adjacent ends of the buried layer. The patterned doping region is formed in the deep well and extends to the epitaxy layer, which is above and separated from the two adjacent ends in the buried layer. The patterned doping region has a second doping concentration of the second conductive type, and the second doping concentration is larger than the first doping concentration.
【技术实现步骤摘要】
适用于静电放电(ESD)保护的半导体装置
本公开大体上涉及集成电路，并且更具体来说，涉及适用于静电放电(electrostaticdischarge；ESD)保护的半导体装置。
技术介绍
静电放电(ESD)是半导体装置的利用、制造和设计方面的问题。当从连接到半导体装置的其它电路或从接触半导体装置的人或机械设备和工具接收到ESD事件时，制造在半导体装置上的集成电路可能受到损坏。在ESD事件期间，集成电路可接收在相对较短时段期间产生相对大的电流的电荷。由于电流较大(在几十纳秒期间达到数安培)，IC内的电压增大。如果所得电压、电流、功率或能量超过所述电路的最大容量，那么可能对集成电路造成不可修复的损坏。当今，大部分集成电路包括在ESD保护电路系统内的ESD装置，所述ESD装置能够将ESD事件的电荷传导到例如接地，而不会对集成电路造成不可修复的损坏。此类ESD保护电路通常被布置在集成电路的I/O焊盘附近且被配置成在所述电流可能达到集成电路的易受损部分之前将ESD事件的电荷直接传导到接地。击穿电压(breakdownvoltage；BV)的准确度和其在ESD装置内的位置会影...
【技术保护点】
1.一种半导体装置，其特征在于，包括：衬底(12、102)；在所述衬底(12、102)中的图案化埋层(41、106)，所述图案化埋层(41、106)具有第一导电类型、第一部分(42、112)和第二部分(44、114)，其中所述第一和第二部分(42、112、44、114)各自具有第一末端和第二末端，所述第一末端与所述第二末端相比具有更小的横截面，且具有所述更小横截面的所述第一末端彼此邻近；在所述衬底(12、102)中的第一深阱(40、134)，所述第一深阱(40、134)具有第二导电类型和第一掺杂程度，其中所述第一深阱(40、134)与所述图案化埋层(41、106)分开；在所...
【技术特征摘要】
2017.05.23 EP 17305609.41.一种半导体装置，其特征在于，包括：衬底(12、102)；在所述衬底(12、102)中的图案化埋层(41、106)，所述图案化埋层(41、106)具有第一导电类型、第一部分(42、112)和第二部分(44、114)，其中所述第一和第二部分(42、112、44、114)各自具有第一末端和第二末端，所述第一末端与所述第二末端相比具有更小的横截面，且具有所述更小横截面的所述第一末端彼此邻近；在所述衬底(12、102)中的第一深阱(40、134)，所述第一深阱(40、134)具有第二导电类型和第一掺杂程度，其中所述第一深阱(40、134)与所述图案化埋层(41、106)分开；在所述第一深阱(40、134)中的图案化掺杂区域(54、136)，所述图案化掺杂区域(54、136)直接在所述第一和第二部分(42、112、44、114)的所述第一末端上方，所述图案化掺杂区域(54、136)具有所述第二导电类型和大于所述第一掺杂程度的第二掺杂程度。2.根据权利要求1所述的半导体装置，其特征在于，所述第一深阱(40、134)通过具有所述第二导电类型的外延层(31、105)与所述图案化埋层(41、106)分开。3.根据权利要求1或权利要求2所述的半导体装置，其特征在于：所述图案化掺杂区域(54、136)延伸到所述图案化埋层(41、106)与所述第一深阱(40、134)之间的间隔中。4.根据权利要求1到3中任一项所述的半导体装置，其特征在于：通过所述图案化埋层(41、106)的所述第一和第二部分(42、112、44、114)的所述第一末端之间的距离来确定所述装置(10、100)的击穿电压。5.根据权利要求1到4中任一项所述的半导体装置，其特征在于，进一步包括：具有所述第一导电类型的第二深阱(70)，所述第二深阱(70)通过所述衬底(12)的一部分与所述第一深阱(40)分开，且从所述图案化埋层(41)的所述第一部分(42)的所述第二末端延伸到所述衬底(12)的表面；在所述衬底(12)的所述表面处的所述第二深阱(70)上的第一电触点；具有所述第一导电类型的第三深阱(72)，所述第三深阱(72)通过所述衬底(12、102)的另一部分与所述第一深阱(40)分开，且从所述图案化埋层(41)的所述第二部分(44)的所述第二末端延伸到所述衬底(12)的所述表面；以及在所述衬底(12)的所述表面处的所述第三深阱(72)上的第二电触点。6.根据权利要求5所述的半导体装置，其特征在于，进一步包括：在所述衬底(12)的所述表面处的浅掺杂层(68)，所述浅掺杂层(68)在所述第一深阱(40)和所述图案化掺杂区域(54)中具有所述第二导电类型；以及在所述衬底(12)的所述表面处的所述浅掺杂层上的第三电触点。7.根据权利要求5或权利要求6所述的半导体装置，其特征在于，进一步包括：邻近所述第二深阱(70)的第一深沟槽隔离区域(60)，所述第一深沟槽隔离区域(60)连接到接地；以及邻近所述第三深阱(72)的第二深沟槽隔离区域(66)，其中所述半导体装置(10)是一对二极管，且所述第二深沟槽隔离区域(66)连接到接地。8.根据权利要求1到4中任一项所述的半导体装置，其特征在于，进一步包括：另外包括第三部分(110)和第四部分(108)的所述图案化埋层(106)，其中所述第三和第四部分(110、108)各自具有第一末端...
【专利技术属性】
技术研发人员：叶夫根尼·斯特凡诺夫，帕特里斯·贝塞，让·菲利普·莱涅，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：美国,US
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