半导体装置制造方法及图纸

本发明专利技术提供具备能够抑制EM的产生的ESD保护电路的半导体装置。本半导体装置具备：基板；第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；第一护环，形成于上述基板，在俯视时位于包围上述第一晶体管的位置，并具有与上述第一导电型不同的第二导电型；第一布线，形成在上述第一护环上，并与上述第一护环电连接；以及接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接，上述第一晶体管具备俯视时与上述第一护环的间隔为第一距离的第一部分、和俯视时与上述第一护环的间隔为比上述第一距离短的第二距离的第二部分，上述第一部分在俯视时位于远离上述接地布线的位置，上述第二部分在俯视时位于与上述接地布线重叠的位置。

Semiconductor device

The invention provides a semiconductor device with an ESD protection circuit capable of suppressing EM generation. The semiconductor device has: a substrate; a first transistor formed on the above-mentioned substrate and has a first conductive impurity region and a second impurity region; a first guard ring formed on the above-mentioned substrate is located in the position surrounding the first transistor when looking down, and has a second conductivity different from the above-mentioned first conductive type. Electrical type; first wiring formed on the first guard ring and electrically connected with the first guard ring above; and grounding wiring formed on the first wiring above and electrically connected with the first wiring above and the second impurity area above. The first transistor has the first distance from the first guard ring above when it is overlooked. The first part, and the second part of the distance between the first retaining ring and the above-mentioned first retaining ring are shorter than the second part of the above-mentioned first distance. The first part is located far from the above-mentioned grounding wiring when looking down, and the second part is located at the overlapping position with the above-mentioned grounding wiring when looking down.

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置。
技术介绍
已知在半导体装置中，在电源端子(VDD)与接地端子(VSS)之间设置静电放电(ESD；ElectroStaticDischarge)的保护电路。能够例如列举具备被连接有接地布线的护环围起的ESD保护电路的半导体装置(例如参照专利文献1、2)。专利文献1：日本特开2012－43845号公报专利文献2：日本特开2014－154595号公报另外，伴随着近年来的半导体装置的微细化，电迁移(EM：ElectroMigration)所引起的金属布线的可靠性不良成为问题。EM是因在金属布线中流动的电流而产生的现象，所以有可能因在金属布线中流动ESD电流而在金属布线产生EM。然而，未知具备考虑了EM的产生的ESD保护电路的半导体装置。
技术实现思路
本专利技术是鉴于上述的点而完成的，其目的在于提供具备能够抑制EM的产生的ESD保护电路的半导体装置。本半导体装置具备：基板；第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；第一护环，形成于上述基板，在俯视时位于包围上述第一晶体管的位置，并具有与上述第一导电型不同的第二导电型；第一布线，形成在上述第一护环上，并与上述第一护环电连接；以及接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接，上述第一晶体管具备俯视时与上述第一护环的间隔为第一距离的第一部分、和俯视时与上述第一护环的间隔为比上述第一距离短的第二距离的第二部分，上述第一部分在俯视时位于与上述接地布线分离的位置，上述第二部分在俯视时位于与上述接地布线重叠的位置。根据公开的技术，能够能够提供具备能够抑制EM的产生的ESD保护电路的半导体装置。附图说明图1是第一实施方式所涉及的半导体装置的电路图。图2例示第一实施方式所涉及的半导体装置的结构的俯视图。图3是图2的A部的俯视图。图4是沿着图3的A－A线的剖视图。图5是沿着图3的B－B线的剖视图。图6是沿着图3的C－C线的剖视图。图7是沿着图3的D－D线的剖视图。图8是在第一实施方式的变形例1所涉及的半导体装置中与图3相当的俯视图。图9是沿着图8的A－A线的剖视图。图10是沿着图8的B－B线的剖视图。图11是沿着图8的C－C线的剖视图。图12是沿着图8的D－D线的剖视图。图13是半导体装置1为纳米线FET的情况下的沿着图8的A－A线的剖视图。图14是半导体装置1为纳米线FET的情况下的沿着图8的B－B线的剖视图。图15是对VDD布线、VSS布线等的配置进行说明的图。图16是例示第一实施方式的变形例3的结构的俯视图。图17是例示第二实施方式所涉及的半导体装置的结构的俯视图。图18是第三实施方式所涉及的半导体装置的电路图。图19是例示第三实施方式所涉及的半导体装置的结构的俯视图。图20是其它对象电路的电路图(其1)。图21是例示图20所示的半导体装置的结构的俯视图。图22是其它对象电路的电路图(其2)。图23是例示图22所示的半导体装置的结构的俯视图。图24是其它对象电路的电路图(其3)。图25是例示图24所示的半导体装置的结构的俯视图。图26是例示第四实施方式所涉及的半导体装置的结构的俯视图。符号说明1、1A、1B、1C、1D…半导体装置；11、12…NMOS；21、22…PMOS；111、112、121、122、211、212、221、222…杂质区域；113、123、213、223…栅极电极；113D、123D…栅极电极构造；115…纳米线；117、217…护环；130…基板；131…P－Well；132…STI；133…硅化物层；134…栅极绝缘膜；135…隔离膜；136、137、138…层间绝缘膜；151、154…布线；152…VDD布线；153…VSS布线；170…I/O单元具体实施方式以下，参照附图对用于实施专利技术的方式进行说明。在各附图中，同一构成部分标注同一符号，有时省略重复的说明。此外，在本申请中，第一导电型是N型或者P型，第二导电型是与第一导电型相反导电型的P型或者N型。〈第一实施方式〉图1是第一实施方式所涉及的半导体装置的电路图。如图1所示，半导体装置1具有NMOS11(第一晶体管)，其中，该NMOS11是N型场效应型晶体管(FET)。NMOS11连接在VDD与VSS之间。在NMOS11的栅极电极113连接有ESD触发电路C11。D11是寄生二极管。ESD触发电路C11检测ESD电涌，在电涌产生时间内使NMOS11导通。由此，能够保护连接在VDD与VSS之间的保护对象电路免受ESD电涌。此外，保护对象电路可以为连接在VDD与VSS之间的全部电路。在第一实施方式中，以半导体装置1为平面型FET的情况为例，进行以下的说明。图2是例示第一实施方式所涉及的半导体装置的结构的俯视图。如图1以及图2所示，在半导体装置1中，NMOS11的N型的杂质区域111(第一杂质区域)经由VDD布线152与VDD(电源端子)电连接。另外，NMOS11的N型的杂质区域112(第二杂质区域)经由VSS布线153与VSS(接地端子)电连接。另外，Y方向上排列的NMOS11的N型的杂质区域111彼此经由布线151电连接。NMOS11的杂质区域111以及112和栅极电极113被P型的杂质区域亦即护环117(第一护环)围起。护环117经由被配置在护环117上的金属布线层M1的布线154与VSS布线153连接。另外，布线154被配置为在俯视时包围NMOS11。另外，在图2中，省略被配置于护环117上的导通孔V0、使多个杂质区域112相互电连接的布线层M1的布线、使多个栅极电极113相互电连接的布线层M1的布线。此外，在本申请中，护环是指形成于基板的杂质区域且包围晶体管、电路。但是，也包括如后述的FinFET、纳米线FET的情况那样杂质区域不连续地包围晶体管、电路。在半导体装置1中，处于VSS布线153的下方的护环117(设为第一部分)和NMOS11的杂质区域111的间隔W2或者W3比与护环117的第一部分不同的部分和NMOS11的杂质区域111的间隔W1窄。假设在没有对W1、W2以及W3设置差的结构中，从VSS向VDD流动ESD电流的情况下，若ESD电流在VSS布线153的下部流动，则之后经由金属布线层M1的布线154到达VDD，所以有可能在布线154产生EM。在半导体装置1中，由于间隔W2或者W3比间隔W1窄，所以与电阻高的间隔W1的部分相比，ESD电流容易在电阻低的间隔W2或者W3的部分中流动。由此，可以抑制ESD电流在护环117上的布线154中流动，能够抑制因ESD电流而布线154产生EM。此外，在图2中，作为一个例子，示出在护环117内在Y方向上配置4段NMOS11的例子，但并不限于此。以下，更详细地对半导体装置1的布局进行说明。图3是图2的A部的俯视图。图4是沿着图3的A－A线的剖视图。图5是沿着图3的B－B线的剖视图。图6是沿着图3的C－C线的剖视图。图7是沿着图3的D－D线的剖视图。参照图3～图7，在半导体装置1中，在N型半导体构成的基板130形成有含有P型杂质的P－Well131、STI132(ShallowTrenchIsolation：浅沟道隔离)、N型的杂质区域111以及11本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：基板；第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；第一护环，形成于上述基板，在俯视时位于包围上述第一晶体管的位置，该第一护环具有与上述第一导电型不同的第二导电型；第一布线，形成在上述第一护环上，并与上述第一护环电连接；以及接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接，上述第一晶体管具备俯视时与上述第一护环的间隔为第一距离的第一部分、和俯视时与上述第一护环的间隔为比上述第一距离短的第二距离的第二部分，上述第一部分在俯视时位于与上述接地布线分离的位置，上述第二部分在俯视时位于与上述接地布线重叠的位置。

【技术特征摘要】
2017.05.25 JP 2017-1035661.一种半导体装置，其特征在于，具备：基板；第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；第一护环，形成于上述基板，在俯视时位于包围上述第一晶体管的位置，该第一护环具有与上述第一导电型不同的第二导电型；第一布线，形成在上述第一护环上，并与上述第一护环电连接；以及接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接，上述第一晶体管具备俯视时与上述第一护环的间隔为第一距离的第一部分、和俯视时与上述第一护环的间隔为比上述第一距离短的第二距离的第二部分，上述第一部分在俯视时位于与上述接地布线分离的位置，上述第二部分在俯视时位于与上述接地布线重叠的位置。2.根据权利要求1所述的半导体装置，其特征在于，上述第一杂质区域与电源布线电连接。3.一种半导体装置，其特征在于，具有：基板；第二晶体管，形成于上述基板，并具有第二导电型的第三杂质区域以及第四杂质区域；第二护环，形成于上述基板，俯视时位于包围上述第二晶体管的位置，该第二护环具有与上述第二导电型不同的第一导电型；第二布线，形成在上述第二护环上，并与上述第二护环电连接；以及电源布线，形成在上述第二布线上，并与上述第二布线以及上述第三杂质区域电连接，上述第二晶体管具备在俯视时与上述第二护环的间隔为第三距离的第三部分、和在俯视时与上述第二护环的间隔为比上述第三距离短的第四距离的第四部分，上述第三部分在俯视时位于与上述电源布线分离的位置，上述第四部分在俯视时位于与上述电源布线重叠的位置。4.一种半导体装置，其特征在于，具有：基板；第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；第一护环，形成于上述基板，俯视时位于包围上述第一晶体管的位置，该第一护环具有与上述第一导电型不同的第二导电型；第一布线，形成在上述第一护环上，并与上述第一护环电连接；接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接；第二晶体管，形成在上述基板，并具有第二导电型的第三杂质区域以及第四杂质区域；第二护环，形成在上述基板，在俯视时位于包围上述第二晶体管的位置，该第二护环具有与上述第二导电型不同的第一导电型；第二布线，形成在上述第二护环上，并与上述第二护环电连接；以及电源布线，形成在上述第二布线上，并与上述第二布线以及上述第三杂质区域电连接...

【专利技术属性】
技术研发人员：田中英俊，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：日本,JP