循环冗余校验电路及其方法、装置以及芯片、电子设备制造方法及图纸

本发明专利技术涉及计算机技术领域，特别是涉及一种循环冗余校验电路及其方法、装置以及芯片、电子设备。其中该循环冗余校验电路包括：配置模块用于获取配置信息与信息字段；CRC仲裁模块用于根据配置信息确定生成多项式；CRC控制模块用于响应于CRC仲裁模块的触发，输出时钟信号、生成多项式中各次幂对应的系数及信息字段；并行迭代模块用于响应于时钟信号，根据生成多项式中各次幂对应的系数将信息字段进行并行迭代处理以输出迭代结果；CRC输出模块用于根据迭代结果封装信息字段。一方面，其只需一个周期的时钟信号便完成信息字段的并行迭代处理，提高CRC计算的效率。另一方面，其灵活配置各类配置信息，以适应多种多样CRC计算需求。

Cyclic Redundancy Check Circuit and Its Method, Device, Chip and Electronic Equipment

The invention relates to the field of computer technology, in particular to a cyclic redundancy check circuit and its method, device, chip and electronic equipment. The cyclic redundancy check circuit includes: configuration module for obtaining configuration information and information fields; CRC arbitration module for generating polynomials based on configuration information; CRC control module for outputting clock signals and generating coefficients and information fields corresponding to power of each polynomial in response to triggering of CRC arbitration module; In response to the clock signal, the parallel iteration module processes the information fields in parallel according to the coefficients corresponding to each power in the generated polynomial to output the iteration results; the CRC output module is used to encapsulate the information fields according to the iteration results. On the one hand, it only needs one cycle of clock signal to complete the parallel iterative processing of information fields, so as to improve the efficiency of CRC calculation. On the other hand, it flexibly configures all kinds of configuration information to meet various CRC computing needs.

【技术实现步骤摘要】
循环冗余校验电路及其方法、装置以及芯片、电子设备
本专利技术涉及计算机
，特别是涉及一种循环冗余校验电路及其方法、装置以及芯片、电子设备。
技术介绍
循环冗余校验码(CyclicRedundancyCheck，CRC)用于校验数据传输的正确性与完整性，CRC运算具有很强的检错能力，易于用编码器或检测电路实现。图1是传统技术提供一种CRC8串行移位电路的结构示意图。如图1所示，该电路的生成多项式为：G＝g8X8+g7X7+...+g1X1+1，其能够进行移位以计算出CRC校验码。专利技术人在实现本专利技术的过程中，发现传统技术至少存在以下问题：进行CRC计算时，每输入一位信息码d，便需要一个时钟周期，当输入d0、d1......dn-1共nbit信息码,则需要n个时钟周期。因此,进行CRC计算时,需要较多时间输入多位信息码，导致CRC计算时间比较冗长。
技术实现思路
本专利技术实施例的一个目的旨在提供一种循环冗余校验电路及其方法、装置以及芯片、电子设备，其解决了现有技术存在着CRC计算效率低下的问题。为解决上述技术问题，本专利技术实施例提供以下技术方案：在第一方面，本专利技术实施例公开一种循环冗余校验电路，所述电路包括：配置模块，用于获取配置信息与信息字段；CRC仲裁模块，用于根据所述配置信息，确定生成多项式；CRC控制模块，用于响应于所述CRC仲裁模块的触发，输出时钟信号、所述生成多项式中各次幂对应的系数及信息字段；并行迭代模块，用于响应于所述时钟信号，根据所述生成多项式中各次幂对应的系数，将所述信息字段进行并行迭代处理，以输出迭代结果；CRC输出模块，用于根据所述迭代结果，封装所述信息字段。可选的，所述配置信息包括j-1位CRC初始值，所述并行迭代模块包括i*j个迭代单元；第i-1行第0列迭代单元用于接收所述信息字段中对应位的信息值；第0行第j-1列迭代单元用于响应于所述时钟信号，根据所述CRC初始值及生成多项式中对应次幂的系数，计算出第0行第j-1列迭代单元的输出值；第i行第j列迭代单元用于响应于所述时钟信号，根据第i-1行第j-1迭代单元的输出值与生成多项式中对应次幂的系数，计算出第i行第j列迭代单元的输出值，i与j皆为正整数。可选的，每个所述迭代单元至少包括一个乘法器与异或器；第i-1行第j-1列的乘法器用于将最高次幂对应的系数、最高位对应的CRC初始值及对应次幂的系数进行相乘，并且输出相乘结果；第i-1行第0列的异或器用于将相乘结果与所述信息字段中对应位的信息值进行异或，输出第i-1行第0列迭代单元的输出值；第0行第j列的异或器用于将相乘结果与第j-1位对应CRC初始值进行异或，输出第0行第j列迭代单元的输出值；第i行第j列的异或器用于将相乘结果与第i-1行第j-1迭代单元的输出值进行异或，输出第i行第j列迭代单元的输出值。可选的，所述配置信息包括CRC类型与生成多项式的各项系数；所述CRC仲裁模块用于根据所述配置信息，确定生成多项式，包括：所述CRC仲裁模块用于根据所述CRC类型与生成多项式的各项系数，确定生成多项式的类型与所述生成多项式中各次幂对应的系数。可选的，所述CRC类型包括以下任意一种：CRC4、CRC7、CRC8、CRC12、CRC16、CRC32。在第二方面，本专利技术实施例提供一种循环冗余校验方法，所述方法包括：获取配置信息与信息字段；根据所述配置信息，确定生成多项式与所述生成多项式中各次幂对应的系数；根据所述生成多项式中各次幂对应的系数，将所述信息字段进行并行迭代处理，以输出迭代结果；根据所述迭代结果，封装所述信息字段。可选的，所述配置信息包括CRC初始值；所述根据所述生成多项式中各次幂对应的系数，将所述信息字段进行并行迭代处理，以输出迭代结果，包括：根据所述生成多项式中各次幂对应的系数与CRC初始值，将所述信息字段进行并行迭代处理，以输出迭代结果。可选的，所述配置信息包括CRC类型与生成多项式的各项系数；所述根据所述配置信息，确定生成多项式与所述生成多项式中各次幂对应的系数，包括：根据所述CRC类型与生成多项式的各项系数，确定生成多项式的类型与所述生成多项式中各次幂对应的系数。在第三方面，本专利技术实施例提供一种循环冗余校验装置，所述装置包括：获取模块，用于获取配置信息与信息字段；确定模块，用于根据所述配置信息，确定生成多项式与所述生成多项式中各次幂对应的系数；迭代模块，用于根据所述生成多项式中各次幂对应的系数，将所述信息字段进行并行迭代处理，以输出迭代结果；封装模块，用于根据所述迭代结果，封装所述信息字段。可选的，所述配置信息包括CRC初始值；所述迭代模块具体用于：根据所述生成多项式中各次幂对应的系数与CRC初始值，将所述信息字段进行并行迭代处理，以输出迭代结果。可选的，所述配置信息包括CRC类型与生成多项式的各项系数；所述确定模块具体用于：根据所述CRC类型与生成多项式的各项系数，确定生成多项式的类型与所述生成多项式中各次幂对应的系数。在第四方面，本专利技术实施例提供一种芯片，所述芯片包括如上述任一的循环冗余校验电路。在第五方面，本专利技术实施例提供一种非易失性计算机可读存储介质，所述非易失性计算机可读存储介质存储有电子设备的可执行指令，所述可执行指令用于使所述电子设备执行如上述任一的循环冗余校验方法。在第六方面，一种电子设备，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够用于执行如上述任一的循环冗余校验方法。在本专利技术各个实施例中，配置模块获取配置信息与信息字段，CRC仲裁模块根据配置信息，确定生成多项式，CRC控制模块响应于CRC仲裁模块的触发，输出时钟信号与生成多项式中各次幂对应的系数，并行迭代模块响应于时钟信号，根据生成多项式中各次幂对应的系数，将信息字段进行并行迭代处理，以输出迭代结果，CRC输出模块根据迭代结果，封装信息字段。因此，一方面，其只需一个周期的时钟信号便可以完成信息字段的并行迭代处理，从而提高CRC计算的效率。另一方面，其可以灵活配置各类配置信息，以适应多种多样的CRC计算需求。附图说明一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。图1是传统技术提供一种CRC8串行移位电路的结构示意图；图2是本专利技术实施例提供一种CRC校验的应用场景示意图；图3是本专利技术实施例提供一种循环冗余校验电路的结构示意图；图4是本专利技术实施例提供一种CRC校验的时序图；图5是本专利技术实施例提供一种采用CRC8类型的并行迭代模块的结构示意图；图6是本专利技术实施例提供一种采用CRC8类型并且迭代四位信息字段的并行迭代模块的结构示意图；图7是图6的迭代表；图8是本专利技术实施例提供一种循环冗余校验装置的结构示意图；图9是本专利技术实施例提供一种循环冗余校验方法的流程示意图；图10是本专利技术实施例提供一种电子设备的结构示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处本文档来自技高网...

【技术保护点】
1.一种循环冗余校验电路，其特征在于，包括：配置模块，用于获取配置信息与信息字段；CRC仲裁模块，用于根据所述配置信息，确定生成多项式；CRC控制模块，用于响应于所述CRC仲裁模块的触发，输出时钟信号、所述生成多项式中各次幂对应的系数及信息字段；并行迭代模块，用于响应于所述时钟信号，根据所述生成多项式中各次幂对应的系数，将所述信息字段进行并行迭代处理，以输出迭代结果；CRC输出模块，用于根据所述迭代结果，封装所述信息字段。

【技术特征摘要】
1.一种循环冗余校验电路，其特征在于，包括：配置模块，用于获取配置信息与信息字段；CRC仲裁模块，用于根据所述配置信息，确定生成多项式；CRC控制模块，用于响应于所述CRC仲裁模块的触发，输出时钟信号、所述生成多项式中各次幂对应的系数及信息字段；并行迭代模块，用于响应于所述时钟信号，根据所述生成多项式中各次幂对应的系数，将所述信息字段进行并行迭代处理，以输出迭代结果；CRC输出模块，用于根据所述迭代结果，封装所述信息字段。2.根据权利要求1所述的电路，其特征在于，所述配置信息包括j-1位CRC初始值，所述并行迭代模块包括i*j个迭代单元；第i-1行第0列迭代单元用于接收所述信息字段中对应位的信息值；第0行第j-1列迭代单元用于响应于所述时钟信号，根据所述CRC初始值及生成多项式中对应次幂的系数，计算出第0行第j-1列迭代单元的输出值；第i行第j列迭代单元用于响应于所述时钟信号，根据第i-1行第j-1迭代单元的输出值与生成多项式中对应次幂的系数，计算出第i行第j列迭代单元的输出值，i与j皆为正整数。3.根据权利要求2所述的电路，其特征在于，每个所述迭代单元至少包括一个乘法器与异或器；第i-1行第j-1列的乘法器用于将最高次幂对应的系数、最高位对应的CRC初始值及对应次幂的系数进行相乘，并且输出相乘结果；第i-1行第0列的异或器用于将相乘结果与所述信息字段中对应位的信息值进行异或，输出第i-1行第0列迭代单元的输出值；第0行第j列的异或器用于将相乘结果与第j-1位对应CRC初始值进行异或，输出第0行第j列迭代单元的输出值；第i行第j列的异或器用于将相乘结果与第i-1行第j-1迭代单元的输出值进行异或，输出第i行第j列迭代单元的输出值。4.根据权利要求1至3任一项所述的电路，其特征在于，所述配置信息包括CRC类型与生成多项式的各项系数；所述CRC仲裁模块用于根据所述配置信息，确定生成多项式，包括：所述CRC仲裁模块用于根据所述CRC类型与生成多项式的各项系数，确定生成多项式的类型与所述生成多项式中各次幂对应的系数。5.根据权利要求4所述的电路，其特征在于，所述CRC类型包括以下任意一种：CRC4、CRC7、CRC8、CRC12、CRC16、CRC32。6.一种循环冗余校验方法，其特征在于，包括：获取配置信息与信息字段；根据所述配置信息，确定生...

【专利技术属性】
技术研发人员：杨卫平，
申请(专利权)人：珠海格力电器股份有限公司，
类型：发明
国别省市：广东,44