一种SAR ADC电容阵列的共模电压校正电路及其校正方法技术

本发明专利技术属于集成电路技术领域，涉及一种SAR ADC电容阵列的共模电压校正电路，包括差分电容阵列、共模电压校正电路、比较器及SAR控制逻辑电路，所述差分电容阵列的上极板接比较器的输入端，所述SAR控制逻辑电路输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路的输入端，所述共模电压校正电路的输出端接比较器的输入端；本发明专利技术通过引入共模电压校正电路，使SAR ADC在比较过程中共模电压始终保持在Vref/2附近，解决了由于共模电压漂移而引起的SAR ADC线性度失真的问题。

【技术实现步骤摘要】
一种SARADC电容阵列的共模电压校正电路及其校正方法
本专利技术属于集成电路
，尤其涉及一种SARADC电容阵列的共模电压校正电路及其校正方法。
技术介绍
逐次逼近型模数转换器(SARADC)是一种中高精度、低转换速率的超低功耗模数转换器。SARADC主要包括采样保持电路、比较器、数模转换器(DAC)模块和控制逻辑等模块。相比较于其他结构的模数转换器(ADC)，SARADC具有结构简单、面积小、功耗低等优点，因而广泛应用在便携式、医疗等设备中。在SARADC的电路中，由于传统电荷再分配SARADC的电容阵列电容值呈指数递增，DAC模块消耗的功耗在SARADC电路整体功耗占有相当大的比重。近年来，对DAC电容阵列功耗优化做了很多研究，主要分为共模电压下降和共模电压升高的两种开关策略。共模电压下降的开关策略是单调开关切换策略，可以在不引入额外的参考基准的情况下降低DAC电容阵列的功耗；但是其共模电压在转换过程中是单边切换，因此逐渐降低至0V，造成了后续的比较器需要在很低的共模电压下工作，增加了电路设计的难度。因此，共模电压下降的策略不利于降低DAC功耗和电路复杂度。共模电压升高的开关策略由于在前两次比较过程中都不存开关功耗，且它的DAC模块中电容阵列的能量利用率很高，非常适合低功耗电路的应用。但是，共模电压升高的开关策略在采样阶段最高位电容的下极板接地，第一次比较之后，最高位电容下极板连接的开关向高电平切换，导致前几次的比较过程中共模电压大于Vref/2，从而引起比较器输入端共模电压的失调。因此在共模电压较正方面有很大的研究空间。本专利技术提出一种共模电平校正电路，可以校正逐次逼近型模数转换器中共模电压升高的开关策略的共模电压，减小由于共模电压失真引起的SARADC的线性失真。
技术实现思路
本专利技术的目的是：克服现有共模电压升高的开关策略中比较器输入端共模电压的失调问题，提出一种SARADC电容阵列的共模电压校正电路及其校正方法，使SARADC在比较过程中共模电压始终保持在Vref/2附近，从而解决由于共模电压漂移而引起的ADC线性度失真的问题。为实现以上技术目的，本专利技术的技术方案是：一种SARADC电容阵列的共模电压校正电路，其特征在于：包括差分电容阵列、共模电压校正电路、比较器及SAR控制逻辑电路，所述差分电容阵列的上极板接比较器的输入端，所述SAR控制逻辑电路输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路的输入端，所述共模电压校正电路的输出端接比较器的输入端。进一步地，所述差分电容阵列包括P端电容阵列和N端电容阵列。进一步地，所述P端电容阵列包括相互并联的电容C1P、C2P、C3P……C(n-1)P，且电容C1P、C2P、C3P……C(n-1)P的上极板连接比较器的正输入端VP，所述比较器的正输入端VP通过开关KP接采样输入端VIP，电容C1P、C2P、C3P……C(n-1)P的下极板分别接SAR控制逻辑电路输出的控制信号KP1、KP2、KP3……KP(n-1)；所述N端电容阵列包括相互并联的电容C1N、C2N、C3N……C(n-1)N，且电容C1N、C2N、C3N……C(n-1)N的上极板连接比较器的负输入端VN，所述比较器的负输入端VN通过开关KN接采样输入端VIN，电容C1N、C2N、C3N……C(n-1)N的下极板分别接SAR控制逻辑电路输出的控制信号KN1、KN2、KN3……KN(n-1)。进一步地，所述P端电容阵列和N端电容阵列由二进制电容阵列构成，所述电容CiP＝CiN＝2C(i+1)P＝2C(i+1)N，C(n-2)P＝C(n-2)N＝C(n-1)P＝C(n-1)N＝C，i＝1～n-2，n大于等于4；其中n为SARADC电容阵列的位数，C为电容的最小单位。进一步地，所述共模电压校正电路包括相互并联的三组的共模修正电容，第一组共模修正电容包括串联的电容CP1、电容CN1及或非门，所述或非门的输入端接SAR控制逻辑电路输出的控制信号KP1、KN1端，所述或非门的输出端接电容CP1、电容CN1的下极板，所述电容CP1、电容CN1的上极板分别接比较器的正输入端VP、负输入端VN；第二组共模修正电容包括串联的电容CP2、电容CN2及异或门，所述异或门的输入端接SAR控制逻辑电路输出的控制信号KP2、KN2端，所述异或门的输出端接电容CP2、电容CN2的下极板，所述电容CP2、电容CN2的上极板分别接比较器的正输入端VP、负输入端VN；第三组共模修正电容包括串联的电容CP3、电容CN3及异或门，所述异或门的输入端接SAR控制逻辑电路输出的控制信号KP3、KN3端，所述异或门的输出端接电容CP3、电容CN3的下极板，所述电容CP3、电容CN3的上极板分别接比较器的正输入端VP、负输入端VN。进一步地，所述电容CP1＝C2P＝2CP2＝4CP3，电容CN1＝C2N＝2CN2＝4CN3。为了进一步实现以上技术目的，本专利技术还提出一种SARADC电容阵列的共模电压校正电路的校正方法，其特征在于，包括如下步骤：步骤一.采样阶段：开关KP、KN闭合，所述SAR控制逻辑电路输出的控制信号KP1和KN1为低电平，控制信号KP2、KP3……KP(n-1)及KN2、KN3……KN(n-1)为高电平；SAR控制逻辑电路输出的低电平控制信号KP1和KN1经过第一组共模修正电容的或非门运算输出高电平，共模修正电容CP1和电容CN1充电，比较器输入端的电压发生变化；P端电容阵列的上极板连接采样输入端VIP进行采样，所述N端电容阵列的上极板连接采样输入端VIN进行采样；步骤二.第一次比较阶段：采样结束后，所述开关KP、KN断开；若VP端电压大于VN端电压，则最高位MSB位置1，SAR控制逻辑电路输出控制信号KP1端为低电平，KN1端为高电平；若VN端电压大于VP端电压，则最高位MSB位置0，SAR控制逻辑电路输出控制信号KP1端为高电平，KN1端为低电平；此时，SAR控制逻辑电路输出的控制信号KP1和KN1经过第一组共模修正电容的或非门运算输出低电平，比较器输入端的电压发生变化，ΔVP1表示VP端在第一次比较后最终变化的电压值，如公式(1)：ΔVN1表示VN端在第一次比较后变化的电压值，如公式(2)：比较器输入端共模电压的变化为ΔVP1+ΔVN1，如公式(3)：ΔVP1+ΔVN1＝0(3)其中Vref代表参考电压，数值与电源电压相同，B1代表MSB逻辑值。步骤三.第二次比较阶段：若VP端电压大于VN端电压，则MSB-1位置1，SAR控制逻辑电路输出控制信号KP2端为低电平，KN2端为高电平；若VN端电压大于VP端电压，则MSB-1位置0，SAR控制逻辑电路输出控制信号KP2端为高电平，KN2端为低电平；此时，SAR控制逻辑电路输出的控制信号KP2和KN2经过第二组共模修正电容的异或门运算输出高电平，共模修正电容CP2和CN2开始充电，比较器输入端的电压发生变化，ΔVP2表示VP端在第二次比较后变化的电压值，如公式(4)：ΔVN2表示VN端在第一次比较后变化的电压值，如公式(5)：比较器输入端共模电压的变化为ΔVP2+ΔVN2，如公式(6)：ΔVP2+ΔVN2＝0(6)其中Vref代表参考电压，数值与本文档来自技高网...

【技术保护点】
1.一种SAR ADC电容阵列的共模电压校正电路，其特征在于：包括差分电容阵列、共模电压校正电路(3)、比较器(4)及SAR控制逻辑电路(5)，所述差分电容阵列的上极板接比较器(4)的输入端，所述SAR控制逻辑电路(5)输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路(3)的输入端，所述共模电压校正电路(3)的输出端接比较器(4)的输入端。

【技术特征摘要】
1.一种SARADC电容阵列的共模电压校正电路，其特征在于：包括差分电容阵列、共模电压校正电路(3)、比较器(4)及SAR控制逻辑电路(5)，所述差分电容阵列的上极板接比较器(4)的输入端，所述SAR控制逻辑电路(5)输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路(3)的输入端，所述共模电压校正电路(3)的输出端接比较器(4)的输入端。2.根据权利要求1所述的一种SARADC电容阵列的共模电压校正电路，其特征在于：所述差分电容阵列包括P端电容阵列(1)和N端电容阵列(2)。3.根据权利要求2所述的一种SARADC电容阵列的共模电压校正电路，其特征在于：所述P端电容阵列(1)包括相互并联的电容C1P、C2P、C3P……C(n-1)P，且电容C1P、C2P、C3P……C(n-1)P的上极板连接比较器(4)的正输入端VP，所述比较器(4)的正输入端VP通过开关KP接采样输入端VIP，电容C1P、C2P、C3P……C(n-1)P的下极板分别接SAR控制逻辑电路(5)输出的控制信号KP1、KP2、KP3……KP(n-1)；所述N端电容阵列(2)包括相互并联的电容C1N、C2N、C3N……C(n-1)N，且电容C1N、C2N、C3N……C(n-1)N的上极板连接比较器(4)的负输入端VN，所述比较器(4)的负输入端VN通过开关KN接采样输入端VIN，电容C1N、C2N、C3N……C(n-1)N的下极板分别接SAR控制逻辑电路(5)输出的控制信号KN1、KN2、KN3……KN(n-1)。4.根据权利要求3所述的一种SARADC电容阵列的共模电压校正电路，其特征在于：所述P端电容阵列(1)和N端电容阵列(2)由二进制电容阵列构成，所述电容CiP＝CiN＝2C(i+1)P＝2C(i+1)N，C(n-2)P＝C(n-2)N＝C(n-1)P＝C(n-1)N＝C，i＝1～n-2，n大于等于4；其中n为SARADC电容阵列的位数，C为电容的最小单位。5.根据权利要求1所述的一种SARADC电容阵列的共模电压校正电路，其特征在于：所述共模电压校正电路(3)包括相互并联的三组的共模修正电容，第一组共模修正电容包括串联的电容CP1、电容CN1及或非门，所述或非门的输入端接SAR控制逻辑电路(5)输出的控制信号KP1、KN1端，所述或非门的输出端接电容CP1、电容CN1的下极板，所述电容CP1、电容CN1的上极板分别接比较器(4)的正输入端VP、负输入端VN；第二组共模修正电容包括串联的电容CP2、电容CN2及异或门，所述异或门的输入端接SAR控制逻辑电路(5)输出的控制信号KP2、KN2端，所述异或门的输出端接电容CP2、电容CN2的下极板，所述电容CP2、电容CN2的上极板分别接比较器(4)的正输入端VP、负输入端VN；第三组共模修正电容包括串联的电容CP3、电容CN3及异或门，所述异或门的输入端接SAR控制逻辑电路(5)输出的控制信号KP3、KN3端，所述异或门的输出端接电容CP3、电容CN3的下极板，所述电容CP3、电容CN3的上极板分别接比较器(4)的正输入端VP、负输入端VN。6.根据权利要求5所述的一种SARADC电容阵列的共模电压校正电路，其特征在于：所述电容CP1＝C2P＝2CP2＝4CP3，电容CN1＝C2N＝2CN2＝4CN3。7.一种SARADC电容阵列的共模电压校正电路的校正方法，其特征在于，包括如下步骤：步骤一.采样阶段...

【专利技术属性】
技术研发人员：顾晓峰，刘康生，虞致国，
申请(专利权)人：江南大学，
类型：发明
国别省市：江苏,32