芯片封装方法技术

一种芯片封装方法，包含于一第一暂时载体上形成一第一重布层及一第一介电层，从而产生多个第一导电介面于该第一暂时载体上，每对相邻的第一导电介面具有一第一间距；于该第一重布层的一第一部分及该第一介电层上形成一第二介电层，从而覆盖该第一重布层的该第一部分，及露出该第一重布层的一第二部分；于该第二介电层的上方形成一第二重布层及一第三介电层，从而产生多个第二导电介面及一电路，其中该电路至少由该第一重布层及该第二重布层形成。每对相邻的第二导电介面具有一第二间距，且该第二间距大于该第一间距。

Chip packaging method

A chip encapsulation method comprises forming a first repositioning layer and a first dielectric layer on a first temporary carrier, thereby generating a plurality of first conductive interfaces on the first temporary carrier, each pair of adjacent first conductive interfaces having a first spacing, forming a first part of the first repositioning layer and an upper form of the first dielectric layer. A second dielectric layer is formed to cover the first part of the first redistribution layer, and a second part to expose the first redistribution layer; a second and a third dielectric layer are formed above the second dielectric layer, thereby generating a plurality of second conductive interfaces and a circuit, wherein the circuit is composed of at least the first redistribution layer and a third dielectric layer. The second layer is formed. Each pair of adjacent second conductive interfaces has a second spacing, and the second spacing is larger than the first spacing.

【技术实现步骤摘要】
芯片封装方法
本专利技术关于一种芯片封装方法，尤指一种使用暂时载体将多层结构平坦化的芯片封装方法。
技术介绍
在先前技术，包含一组介电层及一组重布层的多层结构从底侧形成，在底侧，可形成具有较大间距的导电介面。举例来说，图1为先前技术中，具有较大间距的多个导电介面的封装结构100的示意图。在封装结构100中，芯片单元110可设置于多层结构120上。多层结构120可包含介电层120p1-120p2及两金属层120r1-120r2。通过图案化介电层120p1-120p2及金属层120r1-120r2，可设计及形成电路。芯片单元110可包含芯片100c、及一组焊凸块1101-1104，其用以存取芯片100c。如图1所示，金属层120r2为被图案化以形成具有较小间距的多个导电介面1301-1304，金属层120r1为被图案化以形成具有较大间距的导电介面140。金属层120r1比金属层120r2更先被图案化。当载体在没有任何结构形成于其上之前，可为平坦状态，所以当第一层材料形成于载体上时，可不致发生翘曲问题的困扰，但当堆叠形成于载体上的层数增加时，会造成载体翘曲，且越加严重，因此，越后续形成的结构就越容易受到翘曲问题的干扰，从而有害于工艺良品率。由于具有较小间距的导电介面1301-1304用以连接芯片单元110，导电介面1301-1304比导电介面140更为关键。然而，若金属层120r1及介电层120p1先被形成，则后续形成的导电介面1301-1304则不甚理想。如图1所示，导电介面1301及1304比导电介面1302及1303位置更高，这是因为介电层120p1-120p2及金属层120r1-120r2的分布，使介电层120p2的上表面不均匀所致。如图1所示，导电介面1301至1304的高度变化，导致当设置芯片单元110于多层结构120上时，导电介面1302、1303无法接触对应的焊凸块1102、1103，故使封装结构100的良品率下降。
技术实现思路
本专利技术实施例提供一种芯片封装方法，包含：于一第一暂时载体上形成一第一重布层及一第一介电层，从而产生多个第一导电介面于该第一暂时载体上，每对相邻的第一导电介面具有一第一间距；于该第一重布层的一第一部分及该第一介电层上形成一第二介电层，从而覆盖该第一重布层的该第一部分，及露出该第一重布层的一第二部分；于该第二介电层的上方形成一第二重布层及一第三介电层，从而产生多个第二导电介面及一电路，其中该电路至少由该第一重布层及该第二重布层形成，每对相邻的第二导电介面具有一第二间距，且该第二间距大于该第一间距。本专利技术的技术效果在于，本专利技术可形成平坦的平面，故当芯片被结合至多层结构时，所有的导电介面可被连接到芯片的焊点，从而可改善封装结构的良品率，且可使覆晶接合工艺有更大的调整范围。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为先前技术的封装结构的示意图。图2至图7为实施例中，形成封装结构的工艺示意图。图8为实施例中，形成封装结构的方法流程图。图9为图8的实施例的细节步骤图。图10为图8的实施例的细节步骤图。附图标号：100封装结构110芯片单元120、255多层结构120r1-120r2金属层120p1-120p2介电层1101-1104焊凸块100c芯片140导电介面20封装结构T1、T2暂时载体2101-2106第一导电介面2201-2204第二导电介面L1第一间距L2第二间距R1第一重布层R2第二重布层P1第一介电层A1脱模层255c电路S1平面R11第一部分R12第二部分510芯片5101-5106导电凸块5201-5206焊点530底部填充层610模塑层D距离7101-7104焊球800方法810-830、8101-8104、810a-810d步骤具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护的范围。图2至图7的实施例中，形成封装结构20的工艺示意图。封装结构20可见于图7。图2中，可如下述形成多层结构255。于暂时载体T1上可形成第一重布层R1及第一介电层P1，从而产生多个第一导电介面2101-2106。第一导电介面2101-2106于暂时载体T1上实质上共平面。第一导电介面2101-2106中，两相邻的第一导电介面的距离可至少为第一间距L1。图2显示具有六个第一导电介面2101-2106，此仅为举例，并非用以限制本专利技术的范围。根据实施例，可在暂时载体T1及第一介电层P1形成的平面S1之间，形成脱模层A1。于第一重布层R1及第一介电层P1上方可形成第二介电层P2。当形成第二介电层P2时，可于第一重布层R1及第一介电层P1上方形成一介电层，且移除该介电层中无用的部分，以图案化该介电层。第二介电层P2可覆盖第一重布层R1的第一部分R11，及露出第二部分R12。第二部分R12可填入导电材料，从而电连接第一重布层R1及另一重布层(例如图2所示的第二重布层R2)。图2的实施例中，多层结构255可包含三层介电层P1-P3及两层重布层R1-R2，因此，第二重布层R2可为最上层的重布层，第三介电层P3可为最上层的介电层。然而，根据另一实施例，于暂时载体T1上形成的多层结构可包含更多介电层及重布层。举例而言，可用四层介电层及三层重布层形成多层结构。图2中，第一重布层R1及第二重布层R2可形成电路255c，第二重布层R2及第三介电层P3可产生多个第二导电介面2201-2204。每对相邻的第二导电介面(例如2203及2204)之间的距离可至少为第二间距L2，且第二间距L2大于该第一间距。同理，图2的第二导电介面的数量为四个，此数量仅为举例。如上述，多层结构255可包含比图2更多的介电层及重布层。举例而言，可于第二介电层P2及第三介电层P3之间另形成第四介电层，或更多介电层亦可，并可移除第四介电层的一部分，以图案化第四介电层。于第二重布层R2及第一重布层R1之间可形成第三重布层，或更多重布层亦可，并可移除第三重布层的一部分以图案化第三重布层。第三介电层P3的一部分亦可被移除，以图案化第三介电层P3。当多层结构255包含上述的第四介电层及第三重布层，电路255c可至少由第一重布层R1、第二重布层R2及第一重布层R1与第二重布层R2之间的第三重布层形成。同理，当多层结构255包含第四重布层，电路255c可由第一至第四重布层形成，以此类推。图3中，暂时载体T2可被置放在第二重布层R2及第三介电层P3上，以当第一暂时载体T1被移除后支撑多层结构255。在暂时载体T2、第二重布层R2及第三介电层P3之间，可形成黏着层A2。黏着层A2可为黏着材料形成的涂层，或黏附薄膜。如图3所示，第二导电介面2201-2204可由图案化第三介电层P3以露出第二重布层R2的一部分本文档来自技高网...

【技术保护点】
1.一种芯片封装方法，其特征在于，包含：于一第一暂时载体上形成一第一重布层及一第一介电层，从而产生多个第一导电介面于该第一暂时载体上，每对相邻的第一导电介面具有一第一间距；于该第一重布层的一第一部分及该第一介电层上形成一第二介电层，从而覆盖该第一重布层的该第一部分，及露出该第一重布层的一第二部分；于该第二介电层的上方形成一第二重布层及一第三介电层，从而产生多个第二导电介面及一电路，其中该电路至少由该第一重布层及该第二重布层形成，每对相邻的第二导电介面具有一第二间距，且该第二间距大于该第一间距。

【技术特征摘要】
2017.04.13 US 62/484,907;2017.05.24 US 15/603,4751.一种芯片封装方法，其特征在于，包含：于一第一暂时载体上形成一第一重布层及一第一介电层，从而产生多个第一导电介面于该第一暂时载体上，每对相邻的第一导电介面具有一第一间距；于该第一重布层的一第一部分及该第一介电层上形成一第二介电层，从而覆盖该第一重布层的该第一部分，及露出该第一重布层的一第二部分；于该第二介电层的上方形成一第二重布层及一第三介电层，从而产生多个第二导电介面及一电路，其中该电路至少由该第一重布层及该第二重布层形成，每对相邻的第二导电介面具有一第二间距，且该第二间距大于该第一间距。2.如权利要求1所述的芯片封装方法，其特征在于，于该第一暂时载体上形成该第一重布层及该第一介电层，包含：于该第一暂时载体上形成该第一介电层；移除该第一介电层的一部分，从而图案化该第一介电层；于该第一暂时载体及该第一介电层上形成该第一重布层，从而形成该多个第一导电介面；及移除该第一重布层的一部分，从而图案化该第一重布层。3.如权利要求1所述的芯片封装方法，其特征在于，于该第一暂时载体上形成该第一重布层及该第一介电层，包含：于该第一暂时载体上形成该第一重布层；移除该第一重布层的一部分，从而图案化该第一重布层，以形成该多个第一导电介面；于该第一暂时载体及该第一重布层的一剩余部分上形成该第一介电层；及移除该第一介电层的一部分，从而图案...

【专利技术属性】
技术研发人员：徐宏欣，林南君，张简上煜，
申请(专利权)人：力成科技股份有限公司，
类型：发明
国别省市：中国台湾,71