晶体管的形成方法技术

一种方法包括在半导体鳍上形成栅极介电层，以及在栅极介电层上方形成栅电极。栅电极在半导体鳍的侧壁和顶面上延伸。在栅电极的侧壁上选择性地沉积栅极间隔件。栅极介电层的暴露部分不含有与用于形成沉积在其上的栅极间隔件相同的材料。该方法还包括使用栅极间隔件作为蚀刻掩模来蚀刻栅极介电层，以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。本发明专利技术的实施例还涉及晶体管的形成方法。

Transistor formation method

One method includes forming a gate dielectric layer on a semiconductor fin and forming a gate electrode above the gate dielectric layer. The gate electrode extends on the side walls and top faces of the semiconductor fins. The gate spacers are selectively deposited on the sidewalls of the gate electrodes. The exposed portion of the gate dielectric layer does not contain the same material as the gate spacer used to form deposits on it. The method also includes using gate spacers as etching masks to etch the gate dielectric layer to expose the part of the semiconductor fin, and forming an epitaxial semiconductor region based on the semiconductor fin. The embodiment of the invention also relates to a method for forming a transistor.

【技术实现步骤摘要】
晶体管的形成方法
本专利技术的实施例涉及晶体管的形成方法。
技术介绍
晶体管通常包括栅极堆叠件、位于栅极堆叠件的侧壁上的栅极间隔件以及位于栅极堆叠件的相对两侧上的源极区和漏极区。栅极间隔件的形成通常包括在栅极堆叠件的顶面和侧壁上形成毯式介电层，并且然后实施各向异性蚀刻以去除毯式介电层的水平部分。毯式介电层的剩余的垂直部分是栅极间隔件。
技术实现思路
本专利技术的实施例提供了一种形成晶体管的方法，包括：在第一半导体鳍上形成第一栅极介电层；在所述第一栅极介电层上方形成第一栅电极，其中，所述第一栅电极在所述第一半导体鳍的侧壁和顶面上延伸；在所述第一栅电极的侧壁上选择性地沉积第一栅极间隔件，其中，所述第一栅极介电层的暴露部分不含有与所述第一栅极间隔件相同的材料，所述第一栅极间隔件沉积在所述第一栅极介电层的暴露部分上；使用所述第一栅极间隔件作为蚀刻掩模蚀刻所述第一栅极介电层，以暴露所述第一半导体鳍的部分；以及基于所述第一半导体鳍形成第一外延半导体区。本申请的另一实施例提供了一种形成晶体管的方法，包括：在半导体鳍上形成栅极介电层；在所述栅极介电层上方形成栅电极；使用酸对所述栅极介电层的暴露表面实施预处理；对所述栅极介电层的暴露表面实施硅烷基化工艺；沉积栅极间隔件以接触所述栅电极的侧壁；使用所述栅极间隔件作为蚀刻掩模蚀刻所述栅极介质层以暴露所述半导体鳍的部分，以及基于所述半导体鳍形成外延半导体区。本专利技术的又一实施例提供了一种形成晶体管的方法，包括：在氧化物层上方形成栅极堆叠件，其中，所述栅极堆叠件包括：栅电极；垫层，位于所述栅电极上方；以及氧化物硬掩模，位于所述垫层上方，其中，所述栅极堆叠件覆盖所述氧化物层的第一部分，并且其中，暴露所述氧化物层的第二部分；在所述栅电极和所述垫层的暴露侧壁上选择性地生长栅极间隔件，其中，在生长所述栅极间隔件之后，所述氧化物层的第二部分保持暴露；以及形成邻近所述栅极间隔件的源极/漏极区。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1至图19A、图19B和图19C是根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的截面图和立体图。图20A、图20B和图20C是根据一些实施例的FinFET的截面图。图21示出根据一些实施例的形成FinFET的工艺流程。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在...下方”、“在...下面”、“下部”、“在...之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。根据各个示例性实施例提供晶体管及其形成方法。根据一些实施例示出形成晶体管的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。应当理解，尽管使用鳍式场效应晶体管(FinFET)的形成作为示例性实施例，但是本专利技术的概念容易用于形成平面晶体管。图1至图19A、图19B和图19C示出根据本专利技术的一些实施例的形成晶体管的中间阶段的截面图和立体图。图1至图19A、图19B和图19C所示的步骤还在图21所示的工艺流程300中示意性地示出。图1示出用于形成FinFET的初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)区的隔离区22可以形成为从衬底20的顶面延伸到衬底20中。衬底20的位于相邻的STI区22之间的部分称为半导体条24。根据一些示例性实施例，半导体条24的顶面和STI区22的顶面可以彼此大致齐平。根据本专利技术的一些实施例，半导体条24是原始衬底20的部分，因此半导体条24的材料与衬底20的材料相同。根据本专利技术的可选实施例，半导体条24是通过以下方法形成的替换条：蚀刻衬底20的位于STI区22之间的部分以形成凹槽，并且实施外延以在凹槽中再生长另一半导体材料。因此，半导体条24由与衬底20的材料不同的半导体材料形成。根据一些示例性实施例，半导体条24由硅锗、硅碳或III-V化合物半导体材料形成。STI区22可以包括衬垫氧化物(未示出)，该衬垫氧化物可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物还可以是使用例如原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)或化学汽相沉积(CVD)形成的沉积的氧化硅层。STI区22还包括位于衬垫氧化物上方的介电材料，其中可以使用可流动化学汽相沉积(FCVD)、旋涂等形成介电材料。参考图2，凹进STI区22，从而使得半导体条24的顶部比STI区22的顶面突出得更高以形成突出鳍24’。相应步骤在图21所示的工艺流程中示出为步骤302。可以使用干蚀刻工艺实施蚀刻，其中HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩气。根据本专利技术的可选实施例，使用湿蚀刻工艺实施凹进STI区22。例如，蚀刻化学品可以包括HF。参考图3，在突出鳍24’的顶面和侧壁上形成介电层32。介电层32可以是由例如氧化硅形成的氧化物层。形成工艺可以包括用于氧化突出鳍24′的表面层的热氧化工艺。根据可选实施例，通过例如使用等离子体增强化学汽相沉积(PECVD)的沉积形成介电层32。在介电层32的顶部上形成栅电极34。根据一些实施例，栅电极34由多晶硅形成。栅电极34可以是最终FinFET的实际栅电极，或者可以是在后续步骤中将被替换栅电极替换的伪栅电极。每个伪栅极堆叠件30还可以包括位于相应的栅电极34上方的垫层35和硬掩模层36。垫层35可以由诸如SiCN的无氧化物的介电材料形成。硬掩模层36可以由诸如氧化硅的氧化物形成。每个栅电极34、垫层35、硬掩模层36和介电层32的相应下部统称为栅极堆叠件30。相应形成步骤在图21所示的工艺流程中示出为步骤304。栅极堆叠件30可以横跨在单个或多个突出鳍24’和/或STI区22上方。栅极堆叠件30还具有与突出鳍24’的纵向方向垂直的纵向方向。图3所示的结构用作初始结构以继续形成FinFET，如图4A、图4B和图4C至图19A、图19B和图19C所示，示出形成FinFET的中间阶段的截面图。在器件区100中形成第一FinFET本文档来自技高网...

【技术保护点】
1.一种形成晶体管的方法，包括：在第一半导体鳍上形成第一栅极介电层；在所述第一栅极介电层上方形成第一栅电极，其中，所述第一栅电极在所述第一半导体鳍的侧壁和顶面上延伸；在所述第一栅电极的侧壁上选择性地沉积第一栅极间隔件，其中，所述第一栅极介电层的暴露部分不含有与所述第一栅极间隔件相同的材料，所述第一栅极间隔件沉积在所述第一栅极介电层的暴露部分上；使用所述第一栅极间隔件作为蚀刻掩模蚀刻所述第一栅极介电层，以暴露所述第一半导体鳍的部分；以及基于所述第一半导体鳍形成第一外延半导体区。

【技术特征摘要】
2017.04.19 US 15/491,3841.一种形成晶体管的方法，包括：在第一半导体鳍上形成第一栅极介电层；在所述第一栅极介电层上方形成第一栅电极，其中，所述第一栅电极在所述第一半导体鳍的侧壁和顶面上延伸；在所述第一栅电极的侧壁上选择性地沉积第一栅极间隔件，其中，所述第一栅极介电层的暴露部分不含有与所述第一栅极间隔件相同的材料，所述第一栅极间隔件沉积在所述第一栅极介电层的暴露部分上；使用所述第一栅极间隔件作为蚀刻掩模蚀刻所述第一栅极介电层，以暴露所述第一半导体鳍的部分；以及基于所述第一半导体鳍形成第一外延半导体区。2.根据权利要求1所述的方法，还包括在选择性地沉积所述第一栅极间隔件之前，在所述第一栅极介电层上形成抑制剂膜，其中，所述抑制剂膜是疏水性的。3.根据权利要求2所述的方法，还包括：在沉积所述第一栅极间隔件之后，去除所述抑制剂膜。4.根据权利要求1所述的方法，还包括：在选择性地沉积所述第一栅极间隔件之前，使用酸预处理所述第一栅极介电层；以及实施硅烷基化工艺以将键连接至所述第一栅极介电层。5.根据权利要求4的方法，其中，连接的所述键包含CH3官能团。6.根据权利要求1所述的方法，还包括：在形成所述第一外延半导体区之后，去除所述第一栅极间隔件。7.根据权利要求1所述的方法，还包括：形成层间电介...

【专利技术属性】
技术研发人员：李凯璿，游佳达，杨正宇，王圣祯，赖柏宇，卢柏全，徐志安，杨世海，杨丰诚，陈燕铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71