半导体存储装置及其操作方法制造方法及图纸

半导体存储装置及其操作方法。本文中提供了一种半导体存储装置。该半导体存储装置可包括：存储单元阵列，该存储单元阵列包括多个存储块；外围电路，该外围电路被配置成在擦除操作期间将擦除电压施加到所述多个存储块当中的被选存储块的源线和多条选择线；以及控制逻辑，该控制逻辑被配置成控制所述外围电路在所述擦除电压被施加到所述被选存储块之前在所述被选存储块中包括的多个源选择晶体管中的至少一个的下方的区域中形成陷阱。

【技术实现步骤摘要】
半导体存储装置及其操作方法
本公开的各种实施方式涉及电子装置，更具体地，涉及一种半导体存储装置及其操作方法。
技术介绍
半导体存储装置分类为易失性存储装置和非易失性存储装置。虽然读/写速度相对低，但是非易失性存储装置即使在电源中断时也能够保留存储在其中的数据。因此，当需要存储无论其是否连接到电源都必须被保留的数据时，使用非易失性存储装置。非易失性存储装置的代表性示例可包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪速存储器被分类为NOR型和NAND型。闪速存储器既具有数据是可编程且可擦除的RAM的优点，也具有即使在电力中断时也能够保留存储在其中的数据的ROM的优点。闪速存储器被广泛地用作诸如数码相机、个人数字助理(PDA)和MP3播放器这样的便携式电子设备的存储介质。
技术实现思路
本公开的各种实施方式涉及一种能够提高其擦除操作的效率的半导体存储装置及其操作方法。本公开的实施方式可提供一种半导体存储装置，该半导体存储装置包括：存储单元阵列，该存储单元阵列包括多个存储块；外围电路，该外围电路被配置成在擦除操作期间将擦除电压施加到所述多个存储块当中的被选存储块的源线和多条选择线；以及控制逻辑，该控制逻辑被配置成控制所述外围电路在所述擦除电压被施加到所述被选存储块之前在所述被选存储块中包括的多个源选择晶体管中的至少一个的下方的区域中形成陷阱。本公开的实施方式可提供一种半导体存储装置，该半导体存储装置包括：存储串，该存储串包括串联联接在源线与位线之间的源选择晶体管、多个存储单元和漏选择晶体管；页缓冲器，该页缓冲器联接到所述位线；电压产生电路，该电压产生电路被配置成将第一源线控制电压和第二源线控制电压、预擦除电压和擦除电压施加到所述源线；以及地址解码器，该地址解码器被配置成将由所述电压产生电路产生的第一设置电压和第二设置电压施加到所述源选择晶体管。在将所述预擦除电压和所述擦除电压施加到所述源线之前，可将所述第一源线控制电压施加到所述源线，并且可将所述第一设置电压施加到所述源选择晶体管。本公开的实施方式可提供一种操作半导体存储装置的方法，该方法包括以下步骤：通过将第一源线控制电压施加到多个存储块当中的被选存储块的源线并且通过将第一设置电压施加到所述被选存储块的多个源选择晶体管当中的设置在最外侧位置处的至少一个第一源选择晶体管，来在所述源选择晶体管下方的沟道区中形成界面陷阱；通过将第二源线控制电压施加到所述源线并且通过将第二设置电压施加到所述第一源选择晶体管和与所述第一源选择晶体管相邻的第二源选择晶体管，或者施加到所述第一源选择晶体管和与所述第一源选择晶体管相邻的存储单元，来去除积聚在所述沟道区中的空穴；以及通过将擦除电压施加到所述源线并且通过将所述被选存储块的字线从浮置状态控制为地电压状态，来擦除所述被选存储块。附图说明图1是例示根据本公开的实施方式的半导体存储装置的框图。图2是例示图1中示出的存储单元阵列的实施方式的示图。图3是例示根据本公开的实施方式的存储块中包括的存储串的立体图。图4是例示图3中示出的存储串的电路图。图5是例示图1中示出的控制逻辑的实施方式的框图。图6是例示根据本公开的实施方式的半导体存储装置的操作的流程图。图7是例示根据本公开的实施方式的半导体存储装置的操作的波形图。图8是用于例示图7中示出的第一时间段中的操作的存储串的截面图。图9是用于例示图7中示出的第二时间段中的操作的存储串的截面图。图10是例示根据本专利技术的实施方式的包括图1中示出的半导体存储装置的存储系统的框图。图11是例示根据本专利技术的实施方式的存储系统的框图。图12是例示包括根据本专利技术的实施方式的存储系统的计算系统的框图。具体实施方式参照附图以及随后详细描述的示例性实施方式，本公开的优点和特征及其实现方法将变得清楚。然而，要注意到，本公开不限于以下实施方式，而是可按其它类型来实施。确切地，提供这些实施方式使得本公开将是彻底的和完全的，并且将本公开的技术精神充分地传达给本领域技术人员。将理解的是，当一元件被称为“联接”或“连接”到另一元件时，该元件可直接联接或连接到所述另一元件，或者在它们之间也可存在中间元件。图1是例示根据本公开的实施方式的半导体存储装置100的框图。参照图1，半导体存储装置100可包括存储单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压产生电路150。地址解码器120、读/写电路130和电压产生电路150可被限定为外围电路，其被配置成对存储单元阵列110执行擦除操作。存储单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可通过字线WL与地址解码器120联接。存储块BLK1至BLKz可通过位线BL1至BLm与读/写电路130联接。存储块BLK1至BLKz中的每一个可包括多个存储单元。在实施方式中，存储单元可以是非易失性存储单元，并且具体地，存储单元可以是基于电荷捕获器件的非易失性存储单元。可将共同联接到每条字线的多个存储单元限定为一页。存储单元阵列110可包括多个页。存储单元阵列110的存储块BLK1至BLKz中的每一个可包括多个存储串。存储串中的每一个可包括串联联接在位线与源线之间的至少一个漏选择晶体管、多个存储单元和至少一个源选择晶体管。地址解码器120可通过字线WL联接到存储单元阵列110。地址解码器120可响应于从控制逻辑140输出的地址信号ADDR和地址控制信号AD_signals而操作。地址解码器120可通过设置在半导体存储装置100中的输入/输出缓冲器(未示出)来接收地址信号ADDR。可基于存储块来执行半导体存储装置100的擦除操作。在擦除操作期间，可同时擦除多个存储块BLK1至BLKz，或者可擦除存储块BLK1至BLKz中的至少一个。当根据半导体存储装置的擦除操作请求而接收到地址信号ADDR时，地址信号ADDR可包括块地址。地址解码器120可响应于该块地址而选择至少一个存储块。在擦除操作期间，地址解码器120可应用由电压产生电路150产生的第一设置电压Vset1和第二设置电压Vset2，以根据地址信号ADDR中包括的块地址来选择被选存储块的至少一条选择线，并且可将被选存储块的字线或选择线控制为浮置。读/写电路130可包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可通过多条对应的位线BL1至BLm联接到存储单元阵列110。在擦除操作期间，页缓冲器PB1至PBm可将被选存储块的位线BL1至BLm控制为浮置。读/写电路130可响应于从控制逻辑140输出的缓冲器控制信号PB_signals而操作。控制逻辑140可联接到地址解码器120、读/写电路130和电压产生电路150。控制逻辑140可通过半导体存储装置100的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑140可响应于命令CMD而控制半导体存储装置100的整体操作。当输入与擦除操作对应的命令CMD时，控制逻辑140可生成并输出控制信号AD_signals、PB_si本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，该半导体存储装置包括：存储单元阵列，该存储单元阵列包括多个存储块；外围电路，该外围电路被配置成在擦除操作期间将擦除电压施加到所述多个存储块当中的被选存储块的源线和多条选择线；以及控制逻辑，该控制逻辑被配置成控制所述外围电路在所述擦除电压被施加到所述被选存储块之前在所述被选存储块中包括的多个源选择晶体管中的至少一个的下方的区域中形成陷阱。

【技术特征摘要】
2017.04.10 KR 10-2017-00461411.一种半导体存储装置，该半导体存储装置包括：存储单元阵列，该存储单元阵列包括多个存储块；外围电路，该外围电路被配置成在擦除操作期间将擦除电压施加到所述多个存储块当中的被选存储块的源线和多条选择线；以及控制逻辑，该控制逻辑被配置成控制所述外围电路在所述擦除电压被施加到所述被选存储块之前在所述被选存储块中包括的多个源选择晶体管中的至少一个的下方的区域中形成陷阱。2.根据权利要求1所述的半导体存储装置，其中，所述多个存储块中的每一个包括并联联接在位线与所述源线之间的多个存储串，并且其中，所述多个存储串中的每一个包括串联联接在所述位线中的对应一条与所述源线之间的至少一个漏选择晶体管、多个存储单元和至少一个源选择晶体管。3.根据权利要求1所述的半导体存储装置，其中，所述外围电路包括：电压产生电路，该电压产生电路被配置成产生第一源线控制电压和第二源线控制电压、预擦除电压和所述擦除电压，并且将所述第一源线控制电压和所述第二源线控制电压、所述预擦除电压和所述擦除电压施加到所述源线，并且被配置成产生并输出第一设置电压和第二设置电压；地址解码器，该地址解码器被配置成将所述第一设置电压和所述第二设置电压施加到所述多条选择线中的至少一条源选择线，并且将所述被选存储块的字线控制为浮置；以及读/写电路，该读/写电路联接到所述存储单元阵列的位线并且被配置成在所述擦除操作期间将所述位线控制为浮置。4.根据权利要求3所述的半导体存储装置，其中，所述地址解码器将所述第一设置电压施加到所述被选存储块中包括的所述多个源选择晶体管中的设置在最外侧位置处的至少一个第一源选择晶体管，并且其中，所述地址解码器将所述第二设置电压施加到所述第一源选择晶体管和与所述第一源选择晶体管相邻的第二源选择晶体管，或者施加到所述第一源选择晶体管和与所述第一源选择晶体管相邻的存储单元。5.根据权利要求4所述的半导体存储装置，其中，所述电压产生电路将所述第一源线控制电压施加到所述源线，并且所述地址解码器将所述第一设置电压施加到所述第一源选择晶体管，以便在所述第一源选择晶体管下方的位于沟道层与隧道绝缘层之间的界面中形成陷阱。6.根据权利要求4所述的半导体存储装置，其中，在形成所述陷阱之后，所述电压产生电路将所述第二源线控制电压施加到所述源线，并且所述地址解码器将所述第二设置电压施加到所述第一源选择晶体管和所述第二源选择晶体管或所述存储单元，以便通过所述源线去除积聚在沟道层中的空穴。7.根据权利要求4所述的半导体存储装置，其中，所述第二源线控制电压是地电压，并且所述第二设置电压是用于使所述第一源选择晶体管和所述第二源选择晶体管或所述存储单元导通的导通电压。8.根据权利要求3所述的半导体存储装置，其中，在所述电压产生电路将所述第二源线控制电压施加到所述源线之后，所述电压产生电路将所述预擦除电压施加到所述源线，并且所述地址解码器将所述被选存储块的所述字线控制为浮置。9.根据权利要求3所述的半导体存储装置，其中，在所述电压产生电路将所述预擦除电压施加到所述源线之后，所述电压产生电路将所述擦除电压施加到所述源线，并且所述地址解码器将所述被选存储块的所述源选择线和所述字线保持在浮置状态达预定时间，此后将所述字线控制为地电压电平。10.根据权利要求3所述的半导体存储装置，其中，所述控制逻辑包括：只读存储器ROM，该ROM被配置成存储算法并输出与输入命令对应的算法数据；计数器，该计数器被配置成响应于使能信号而输出计数时钟；内部控制信号生成电路，该内部控制信号生成电路响应于所述算法数据和所述计数时钟来输出第一内部控制信号、第二内部控制信号和第三内部控制信号；以及电压产生控制电路，该电压产生控制电路被配置成响应于所述第一内部控制信号至所述第三内部控制信号而生成用于控制所述电压产生电路的第一控制信号、第二控制信号和第三控制信号。11.根据权利要求10所述的半导体存储装置，其中，所述电压产生控制电路包括：选择线电压控制器，该选择线电压控制器被配置成响应于所述第一内部控制信号而生成所述第一控制信号，所述第一控制信号用于控制所述电压产生电路产生所述第一设置电压和所述第二设置电压；字线电压控制器，该字线电压控制器被配置成...

【专利技术属性】
技术研发人员：尹大焕，李明元，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR