用于抑制第一读取问题的字线的顺序取消选择制造技术

描述了一种用于减少NAND串内的捕获的电子的系统和方法。在感测操作期间，一个或多个控制电路可以以从最接近于NAND串的第一端的连续的存储器单元晶体管的第一集开始，并且以最接近于NAND串的第二端的连续的存储器单元晶体管的第二集结束的顺序，使与NAND串的连续的存储器单元晶体管对应的控制栅极从读取通过电压(例如，10V)到小于通过电压(例如，2V)的第二电压放电或发起其放电。后续地，一个或多个控制电路可以或者并发地或同时地使与连续的存储器单元晶体管对应的控制栅极从第二电压放电到小于中间电压的第三电压(例如，从2V到0V)。

【技术实现步骤摘要】
用于抑制第一读取问题的字线的顺序取消选择
本申请涉及半导体领域，具体而言，涉及半导体存储器领域。
技术介绍
半导体存储器广泛应用于各种电子装置中，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算装置、以及非移动计算装置。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器允许信息的储存和保留。非易失性存储器的示例包含闪存存储器(例如，NAND型和NOR型闪存存储器)、电可擦除可编程只读存储器(EEPROM)、铁电式存储器(例如，FeRAM)、磁阻式存储器(例如，MRAM)、以及相变存储器(例如，PRAM或PCM)。非易失性存储器可以采用浮置栅极晶体管或电荷捕获晶体管。调整浮置栅极晶体管或电荷捕获晶体管的阈值电压的能力允许晶体管充当非易失性储存元件或存储器单元。在一些情况下，通过编程和读取多个阈值电压或阈值电压范围，可以提供每存储器单元多于一个数据位(即，多级或多状态存储器单元)。NAND闪存存储器结构典型地将多个浮置栅极晶体管或多个电荷捕获晶体管布置为与两个选择栅极串联且在两个选择栅极之间。串联的存储器单元晶体管以及选择栅极可以称为NAND串。近年来，已经将NAND闪存存储器规模化，以降低每个位(bit)的成本。然而，随着工艺几何尺寸减小，存在许多设计和工艺挑战。这些挑战包含随着工艺、电压、以及温度变化的晶体管特性上的提高的变化性。
技术实现思路
所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含布置在NAND串的第一端与NAND串的第二端之间的选择的存储器单元晶体管和连续的存储器单元晶体管的集。选择的存储器单元晶体管和连续的存储器单元晶体管的集包括NAND串内的全部用户可存取存储器单元晶体管。例如，虚设晶体管可以存在于连续的存储器单元晶体管与漏极侧选择栅极之间。控制电路配置为以从最接近于NAND串的第一端的连续的存储器单元晶体管的集中的第一集，并且以最接近于NAND串的第二端的连续的存储器单元晶体管的集中的第二集结束的顺序，发起从通过电压到小于通过电压的第二电压的的与连续的存储器单元晶体管的集中的每个集对应的控制栅极的放电。所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含布置在NAND串的第一端与NAND串的第二端之间的选择的存储器单元晶体管和未选择的存储器单元晶体管的第一集。控制电路配置为，在与未选择的存储器单元晶体管的第一集对应的控制栅极设定为大于感测电压的通过电压时，将选择的存储器单元晶体管的控制栅极设定为感测电压。控制电路配置为将与未选择的存储器单元晶体管的第一集对应的控制栅极从通过电压放电到小于通过电压的中间电压。控制电路配置为以从最接近于NAND串的第一端的未选择的存储器单元晶体管的第一集的第一存储器单元晶体管开始，并且以最接近于NAND串的第二端的未选择的存储器单元晶体管的第一集的第二存储器单元晶体管结束的顺序，发起从中间电压到小于中间电压的第二电压的与未选择的存储器单元晶体管的第一集对应的控制栅极的放电。所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含布置在NAND串的第一端与NAND串的第二端之间的存储器单元晶体管的集。控制电路配置为以从最接近于NAND串的第一端的存储器单元晶体管的集中的第一集开始，并且以最接近于NAND串的第二端的存储器单元晶体管的集中的第二集结束的顺序，将与存储器单元晶体管的集中的每个集对应的控制栅极从通过电压放电到小于通过电压的中间电压。控制电路配置为将与存储器单元晶体管的集对应的控制栅极从中间电压并发地放电到小于中间电压的第二电压。所公开的技术的一个实施例包含，在感测存储器单元连接到所选字线时，并且在将读取通过水平的电压施加到字线的集中的未选择字线时，并且将字线的集中的字线的不同子集的电压斜降(每次一个子集，从字线的集中的字线的漏极侧子集开始)时，将控制栅极读取水平的电压施加到字线的集中的所选字线。在一些情况下，将字线的集中的字线的不同子集的电压斜降从字线的集中的字线的漏极侧子集到字线的集中的字线的源极侧子集进行。在一些情况下，将字线的不同子集的电压斜降使得字线的不同子集的电压达到中间水平，在开始水平与最终水平之间；并且方法还包括将字线的不同子集的电压从中间水平并发地斜降到最终水平。附图说明图1图示了NAND串的一个实施例。图2图示了采用对应的电路图的图1的NAND串的一个实施例。图3A图示了包含多个NAND串的存储器块的一个实施例。图3B图示了对于每单元三位的存储器单元的可能阈值电压分布的一个实施例。图3C图示了在读取操作期间的NAND串的一个实施例。图4A图示了垂直NAND结构的一个实施例。图4B图示了沿着图4A的线X-X截取的截面图的一个实施例。图5图示了非易失性储存系统的一个实施例。图6图示了感测块的一个实施例。图7A图示了对于其中每个储存元件储存两位数据的四状态存储器装置的阈值电压分布的集的一个实施例。图7B图示了双通过编程技术(two-passprogrammingtechnique)的第一通过的一个实施例。图7C图示了图7B中所涉及的双通过编程技术的第二通过的一个实施例。图7D图示了另一双通过编程技术的第一通过的一个实施例。图7E图示了图7D中所涉及的双通过编程技术的第二通过的一个实施例。图7F图示了在编程操作期间施加到所选字线的一系列编程和验证脉冲的一个实施例。图8A图示了在读取操作期间施加到NAND串的一部分的电压波形的一个实施例。图8B图示了具有与字线WL0-WLn对应的存储器单元晶体管的NAND串的一个实施例。图8C-8G图示了施加到图8B中所示的NAND串的电压波形的各种实施例。图9A是描述用于读取或验证存储器阵列内的存储器单元的工艺的一个实施例的流程图。图9B是描述用于感测存储器阵列内的存储器单元的工艺的另一实施例的流程图。具体实施方式描述了用于在执行使用NAND串(例如，读取操作或程序验证操作)的感测操作之后或在感测操作结束时消除或减少NAND串内捕获的电子的技术。在一些情况下，在第一读取操作之后的第二读取操作期间，由于第一读取操作结束时产生的存储器单元晶体管的薄氧化物/多晶硅界面处的捕获的电子造成存储器单元晶体管的阈值电压上的变化，可能发生第一读取问题。在一个示例中，随着连接到NAND串的未选择的存储器单元晶体管的字线在感测操作之后被取消选择，处于高阈值电压(VT)状态(例如，C状态、G状态或最高编程状态)的存储器单元晶体管可能导致NAND串的沟道在放电期间变得截断，并且导致NAND串的沟道由于放电字线向下耦合(couplingdown)。后续地，沟道的电压可能提高(例如，由于空穴移动到沟道中)，使得浮置字线向上耦合(coupleup)(例如，从0V到4V)，并且导致存储器单元晶体管的薄氧化物/多晶硅界面处的捕获的电子。由于捕获的电子产生的存储器单元晶体管的阈值电压上的改变可能破坏存储器单元晶体管中储存的数据。在一些实施例中，在感测操作期间，一个或多个控制电路可以连续的以从最接近于NAND串的第一端的连续的存储器单元晶体管的第一集(例如，最接近于NAND串的漏极侧或最接近于位线的第一存储器单元晶体管本文档来自技高网...

【技术保护点】
1.一种设备，包括：NAND串，所述NAND串包含布置在所述NAND串的第一端与所述NAND串的第二端之间的选择的存储器单元晶体管和连续的存储器单元晶体管的集，所述选择的存储器单元晶体管和所述连续的存储器单元晶体管的集包括所述NAND串内的用户可存取存储器单元晶体管；以及控制电路，所述控制电路配置为以从最接近于所述NAND串的第一端的所述连续的存储器单元晶体管的集中的第一集开始，并且以最接近于所述NAND串的第二端的所述连续的存储器单元晶体管的集中的第二集结束的顺序，发起从通过电压到小于所述通过电压的第二电压的与所述连续的存储器单元晶体管的集中的每个集对应的控制栅极的放电。

【技术特征摘要】
2017.02.02 US 15/422,8031.一种设备，包括：NAND串，所述NAND串包含布置在所述NAND串的第一端与所述NAND串的第二端之间的选择的存储器单元晶体管和连续的存储器单元晶体管的集，所述选择的存储器单元晶体管和所述连续的存储器单元晶体管的集包括所述NAND串内的用户可存取存储器单元晶体管；以及控制电路，所述控制电路配置为以从最接近于所述NAND串的第一端的所述连续的存储器单元晶体管的集中的第一集开始，并且以最接近于所述NAND串的第二端的所述连续的存储器单元晶体管的集中的第二集结束的顺序，发起从通过电压到小于所述通过电压的第二电压的与所述连续的存储器单元晶体管的集中的每个集对应的控制栅极的放电。2.根据权利要求1所述的设备，其中：所述NAND串的第一端包括所述NAND串的漏极侧端，并且所述NAND串的第二端包括所述NAND串的源极侧端；并且所述连续的存储器单元晶体管的集包括所述NAND串内的全部用户可存取存储器单元晶体管。3.根据权利要求1所述的设备，其中：所述控制电路配置为，在将所述通过电压施加到所述连续的存储器单元晶体管的第一集和所述连续的存储器单元晶体管的第二集时，将小于所述通过电压的读取电压施加到所述连续的存储器单元晶体管的第一集与所述连续的存储器单元晶体管的第二集之间布置的所述选择的存储器单元晶体管的控制栅极。4.根据权利要求1所述的设备，其中：施加到所述连续的存储器单元晶体管的第一集的所述通过电压将所述连续的存储器单元晶体管的第一集的每个存储器单元晶体管设定为导电状态。5.根据权利要求1所述的设备，其中：所述控制电路配置为，在将所述通过电压施加到所述连续的存储器单元晶体管的第一集和所述连续的存储器单元晶体管的第二集时，将感测电压施加到所述选择的存储器单元晶体管的控制栅极。6.根据权利要求1所述的设备，其中：所述控制电路配置为，使与所述连续的存储器单元晶体管的第一集对应的控制栅极在第一时间周期期间从所述通过电压放电到所述第二电压，并且使与所述连续的存储器单元晶体管的第二集对应的控制栅极在所述第一时间周期之后的第二时间周期期间从所述通过电压放电到所述第二电压。7.根据权利要求1所述的设备，其中：所述第二电压包括0V或2V中的一个。8.根据权利要求1所述的设备，其中：所述NAND串包含漏极侧选择栅极，并且所述连续的存储器单元晶体管的第一集位于与所述漏极侧选择栅极相邻。9.根据权利要求1所述的设备，其中：所述NAND串包括垂直NAND串。10.根据权利要求1所述的设备，其中：所述NAND串是在具有硅衬底之上设置的有源区域的存储器单元的一个或多个物理级中单片地形成的非易失性存储器的一部分。11.一种设备，包括：NAND串，所述NAND串包含在所述NAND串的第一端与所述NAND串的第二端之间布置的选择的存储器单元晶体管和未选择的存储器单元晶体管的第一集；以及控制电路，所述控制电路配置为，在与所述未选择的存储器单元晶体管的第一集对应的控制栅极设定为大于所述感测电压的通过电压时，将所述选择的存储器单元晶体管的控制栅极设定为感测电压，所述控制电路配置为使与所述未选择的存储器单元晶体管的第一集对应的控制栅极从所述通过电压放电到小于所述通过电压的中间电压，所述控制电路配置为以从最接近于所述NAND串的第一端的所述未选择的存储器单元晶体管的第一集的第一存储器单元晶体管开始，并且以最接近于所述NA...

【专利技术属性】
技术研发人员：光平规之，赖军宏，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US