半导体晶片收纳容器的打包用缓冲体制造技术

本实用新型专利技术提供能够防止将半导体晶片的收纳容器包装的袋破损的打包用缓冲体。一种当将用有柔性的袋（4）包装的收纳半导体晶片（W）的箱形的收纳容器（3）打包在打包箱（5）中时、与由袋包装的状态的收纳容器的上表面、打包箱的上板（51）的内表面和打包箱的侧板（52）的内表面分别接触并被夹装到其之间的第1缓冲体（1），具有与打包箱的上板的内表面接触的第1面（11）、作为第1面的背侧且与由袋包装的状态的收纳容器的上表面接触的第2面（12）和与打包箱的侧板的内表面接触的第3面（13）；在第2面上形成在包括袋的状态下嵌合于收纳容器的矩形状的上表面部的第1凹部（121），在第1凹部的四角的每一个上形成朝向外侧的凹陷部（122）。

Packing buffer for semiconductor wafer storage container

The utility model provides a packing buffer which can prevent the bag of a semiconductor chip receiving container from being damaged. A box-shaped receipt container (3) for receipt of semiconductor wafers (W) packaged in flexible bags (4) is packaged in a package box (5), which is in contact with the upper surface of the receipt container in a bag-packed state, the inner surface of the upper plate (51) of the package box and the inner surface of the side plate (52) of the package box, respectively, and is clamped into the package box. The first buffer (1) between them has a first side (11) in contact with the inner surface of the upper plate of the packing box, a second side (12) as the back side of the first side and in contact with the upper surface of the storage container in a bag-packed state, and a third side (13) in contact with the inner surface of the side plate of the packing box; and is formed on the second side including the bag. The first recess (121) in the state of being embedded in the rectangular upper surface of the receiving container forms an outward-facing recess (122) on each of the four corners of the first recess.

【技术实现步骤摘要】
半导体晶片收纳容器的打包用缓冲体
本技术涉及半导体晶片收纳容器的打包用缓冲体。
技术介绍
在将由半导体晶片的生产工厂生产的半导体晶片向设备生产工厂等输送的情况下，将多片晶片放入到晶片容器中，将该晶片容器进而放入到波纹板箱等中来输送。在此情况下，在晶片的收纳容器与波纹板箱之间设置打包用缓冲体，以使得半导体晶片不会因输送中的冲击而受到不良影响。作为这种缓冲体，已知有以下这样的晶片容器的缓冲体，该晶片容器的缓冲体是当将收纳着多片半导体晶片的晶片容器收纳在外装箱内时、配置在外装箱与晶片容器之间的上下的1组发泡树脂制的缓冲体，在这1组发泡树脂制缓冲体的基底部上以突出状设置在外装箱内与外装箱的底及顶棚抵接的缓冲突起，将该缓冲突起形成为封闭的环状，并在1组发泡树脂制缓冲体的基底部上设置支承晶片容器的突起部，将缓冲突起以其中心线位于突起部的中心线上的方式配置（专利文献1）。专利文献1：日本特许第4193472号公报。然而，在将上述以往技术所示的晶片容器收纳到外装箱中的情况下，为了防止晶片容器的带电及维持晶片的清洁性，有将晶片容器用层叠了铝箔和树脂膜的层压袋包装、在该状态下收纳到外装箱中的情况。这种层压袋相对于晶片容器不密接，而是具有某种程度的余量地包装。因此，缓冲体的嵌入凹部的尺寸被设定为考虑到层压袋的厚度的尺寸。但是，由于晶片容器是箱形，所以如果要将缓冲体勉强地嵌入，则有应力集中在层压袋的四角的剩余部分处、层压袋损伤或破裂的问题。相反，如果为了防止层压袋的剩余部分的损伤或破裂而将缓冲体的嵌入凹部整体的尺寸设为考虑到层压袋的厚度量和剩余部分的较宽的尺寸，则发生晶片容器不能被坚固地保持的其它问题。
技术实现思路
本技术要解决的课题是提供一种能够防止将半导体晶片的收纳容器包装的袋的破损的打包用缓冲体。本技术借助下述半导体晶片收纳容器的打包用缓冲体来解决上述课题，该半导体晶片收纳容器的打包用缓冲体是当将用有柔性的袋包装的收纳半导体晶片的箱形的收纳容器打包在打包箱中时、被配置到由前述袋包装的状态的收纳容器与前述打包箱之间的缓冲体，其中，具备第1缓冲体，所述第1缓冲体与由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面分别接触，被夹装在由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面之间；前述第1缓冲体具有与前述打包箱的上板的内表面接触的第1面、作为前述第1面的背侧且与由前述袋包装的状态的收纳容器的上表面接触的第2面和与前述打包箱的侧板的内表面接触的第3面；在前述第2面上，形成有在包括前述袋的状态下嵌合于前述收纳容器的矩形状的上表面部的第1凹部；在前述第1凹部的四角的每一个上，形成有朝向外侧的凹陷部。在本技术中，更优选的是，在包括前述凹陷部的前述第1凹部的四角的规定范围中形成有倒角部。在本技术中，更优选的是，前述打包箱的上板由外折翼和一对内折翼构成，前述一对内折翼的折翼方向的合计长度形成为比前述外折翼的棱边的长度短；前述第1缓冲体的前述第1面具有：基底部，主要的表面是平坦的；第1凸部，从前述基底部突出，当将前述一对内折翼折叠时，该第1凸部不与前述内折翼接触而与前述外折翼的内表面接触；第2凸部，从前述基底部突出，当将前述一对内折翼折叠时，该第2凸部与该一对内折翼的末端的内表面分别接触。在本技术中，更优选的是，前述第1缓冲体的前述第1面还具有第3凸部，该第3凸部从前述基底部突出，当将前述一对内折翼折叠时与该内折翼的末端以外的内表面分别接触；前述第2凸部从前述基底部的突出高度和前述第3凸部从前述基底部的突出高度形成为相同的高度；前述第1凸部从前述基底部的突出高度形成为比前述第2凸部及前述第3凸部从前述基底部的突出高度高前述内折翼的厚度的量。在本技术中，还可以设成下述半导体晶片收纳容器的打包用缓冲体：还具备第2缓冲体，所述第2缓冲体与由前述袋包装的状态的收纳容器的底面、前述打包箱的底板的内表面和前述打包箱的侧板的内表面分别接触而被夹装在由前述袋包装的状态的收纳容器的底面、前述打包箱的底板的内表面和前述打包箱的侧板的内表面之间；前述第2缓冲体具有与前述打包箱的底板的内表面接触的第1面、作为前述第1面的背侧且与由前述袋包装的状态的收纳容器的底面接触的第2面和与前述打包箱的侧板的内表面接触的第3面；在前述第2面上，形成有在包括前述袋的状态下嵌合于前述收纳容器的矩形状的底面部的第2凹部；在前述第2凹部的四角的每一个上形成有倾斜面。有以下趋向：如果要将第1缓冲体的第1凹部嵌合于用有柔性的袋包装的收纳半导体晶片的箱形的收纳容器的上表面部，则袋的剩余部分集中到收纳容器的上表面部的四角中的至少某处。但是，根据本技术所涉及的缓冲体，由于在第1缓冲体的第1凹部的四角的每一个上形成有朝向外侧的凹陷部，所以袋的剩余部分被收纳到凹陷部中，应力集中被缓和。由此，防止袋损伤或破裂。附图说明图1是表示应用了本技术所涉及的缓冲体的打包规格的一实施方式的立体图。图2是表示图1的打包状态的剖视图。图3A是表示本技术所涉及的缓冲体中的被配置到收纳容器的上部的第1缓冲体的四面视图。图3B是沿着图3A的IIIB－IIIB线的剖视图。图3C是沿着图3A的IIIC－IIIC线的剖视图。图4A是表示本技术所涉及的缓冲体中的被配置到收纳容器的下部的第2缓冲体的三面视图。图4B是沿着图4A的IVB－IVB线的剖视图。图4C是沿着图4A的IVC－IVC线的剖视图。图5是表示应用本技术所涉及的缓冲体的半导体晶片的收纳容器的一例的立体图。图6是图5的VI部的放大剖视图。具体实施方式以下，基于附图说明本技术的一实施方式。图1是表示应用了本技术所涉及的缓冲体的打包规格的一实施方式的立体图，图2是表示图1的打包状态的剖视图。本实施方式的缓冲体如图1及图2所示，包括第1缓冲体1和第2缓冲体2，当将用有柔性的层压袋4包装的、收纳半导体晶片W的箱形的收纳容器3（参照图5）打包到打包箱5中时，被配置到用层压袋4包装的状态的收纳容器4与打包箱5之间。并且，如图2的打包状态所示，第1缓冲体1被配置到用层压袋4包装的状态的收纳容器4的上表面33与打包箱5的上板51之间，第2缓冲体2被配置到用层压袋4包装的状态的收纳容器4的底面34与打包箱5的底板53之间。由此，在输送中作用在打包箱5上的振动或冲击被第1缓冲体1及第2缓冲体2吸收，能够防止向半导体晶片W的不良影响。图5是表示半导体晶片的收纳容器3的一例的立体图。关于应用本技术所涉及的缓冲体的半导体晶片的收纳容器3的结构没有被特别限定，但对通常使用的例如被称作FOSB（FrontOpeningShippingBox，前开门式搬运盒）的收纳容器3的概略结构进行说明。图5所示的收纳容器3具有箱形的主体31和将上表面33的开口封堵的盖体32，该箱形的主体的上表面33开口，具有底面34和4个侧面35。在底面34的四角的每一个中设有脚部36。另外，图5所示的收纳容器3的姿势是打包到打包箱5中时的姿势，在该意义上称作上表面33、底面34及侧面35，而在设备生产工厂等中使用收纳容器3时，以下述方式使用的情况较多：相对于图5所示的姿本文档来自技高网...

【技术保护点】
1.一种半导体晶片收纳容器的打包用缓冲体，是当将用有柔性的袋包装的收纳半导体晶片的箱形的收纳容器打包在打包箱中时、被配置到由前述袋包装的状态的收纳容器与前述打包箱之间的缓冲体，所述半导体晶片收纳容器的打包用缓冲体的特征在于，具备第1缓冲体，所述第1缓冲体与由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面分别接触，被夹装在由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面之间；前述第1缓冲体具有与前述打包箱的上板的内表面接触的第1面、作为前述第1面的背侧且与由前述袋包装的状态的收纳容器的上表面接触的第2面和与前述打包箱的侧板的内表面接触的第3面；在前述第2面上，形成有在包括前述袋的状态下嵌合于前述收纳容器的矩形状的上表面部的第1凹部；在前述第1凹部的四角的每一个上，形成有朝向外侧的凹陷部。

【技术特征摘要】
2017.12.25 JP 2017-2478501.一种半导体晶片收纳容器的打包用缓冲体，是当将用有柔性的袋包装的收纳半导体晶片的箱形的收纳容器打包在打包箱中时、被配置到由前述袋包装的状态的收纳容器与前述打包箱之间的缓冲体，所述半导体晶片收纳容器的打包用缓冲体的特征在于，具备第1缓冲体，所述第1缓冲体与由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面分别接触，被夹装在由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面之间；前述第1缓冲体具有与前述打包箱的上板的内表面接触的第1面、作为前述第1面的背侧且与由前述袋包装的状态的收纳容器的上表面接触的第2面和与前述打包箱的侧板的内表面接触的第3面；在前述第2面上，形成有在包括前述袋的状态下嵌合于前述收纳容器的矩形状的上表面部的第1凹部；在前述第1凹部的四角的每一个上，形成有朝向外侧的凹陷部。2.如权利要求1所述的半导体晶片收纳容器的打包用缓冲体，其特征在于，在包括前述凹陷部的前述第1凹部的四角的规定范围中形成有倒角部。3.如权利要求1或2所述的半导体晶片收纳容器的打包用缓冲体，其特征在于，前述打包箱的上板由外折翼和一对内折翼构成，前述一对内折翼的折翼方向的合计长度形成为比前述外折翼的棱边的长度短；前述第1缓冲体的前述第1面具有：基底部，主要...

【专利技术属性】
技术研发人员：堀尾朋广，
申请(专利权)人：胜高股份有限公司，
类型：新型
国别省市：日本,JP