一种提高UIS雪崩耐量的MOSFET及其制备方法技术

本发明专利技术公开了一种提高UIS雪崩耐量的MOSFET及其制备方法，属于高压电力电子技术领域。包括第二导电类型掺杂的源区、第一导电类型掺杂的基区和半绝缘区，第二导电类型掺杂的源区位于半绝缘区顶部，第一导电类型掺杂的基区位于第二导电类型掺杂的源区和半绝缘区一侧。半绝缘区是先采用离子注入第二导电类型的杂质实现反掺杂形成电中性层，然后依靠离子注入两性杂质元素形成半绝缘区。在没有影响到MOSFET阈值电压、通态电阻等关键参数的基础上，通过减小MOSFET寄生晶体管存在的区域，针对现有技术中MOSFET的雪崩击穿耐量低的问题，它可以大幅提高MOSFET雪崩耐量、鲁棒性、抵御大电流能力、击穿电压和可靠性。

MOSFET for improving avalanche tolerance of UIS and its preparation method

The invention discloses a MOSFET for improving UIS avalanche tolerance and a preparation method thereof, belonging to the technical field of high voltage power electronics. Including the source region doped with the second conductive type, the base region doped with the first conductive type and the semi-insulating region, the source region doped with the second conductive type is located at the top of the semi-insulating region, and the base region doped with the first conductive type is located at the source region doped with the second conductive type and the side of the semi-insulating region. Semi-insulating zone is a semi-insulating zone formed by ion implantation of the second conductive type of impurities to achieve anti-doping to form an electrical neutral layer, and then by ion implantation of amphoteric impurities to form a semi-insulating zone. Without affecting the key parameters such as threshold voltage and on-state resistance of MOSFET, by reducing the region of MOSFET parasitic transistor, it can greatly improve the avalanche breakdown tolerance, robustness, high current resistance, breakdown voltage and reliability of MOSFET.

【技术实现步骤摘要】
一种提高UIS雪崩耐量的MOSFET及其制备方法
本专利技术涉及高压电力电子
，尤其涉及一种提高UIS雪崩耐量的MOSFET及其制备方法。
技术介绍
随着功率变换装置性能要求的不断提高，对承担功率变换功能的功率MOS晶体管器件提出了更高的要求，其中之一是在非箝位感性负载开关过程(UIS)中具有较高的雪崩耐量，也即是具有较高的抗UIS雪崩击穿能力，这是由于UIS条件下储存在感性负载中的能量在关断时要求由功率MOS晶体管全部释放，这时电路中很高的电流应力很容易导致器件失效，因而雪崩击穿耐量的高低是体现功率MOS晶体管性能优劣的重要指标之一。研究发现MOSFET体内有一个天然的寄生三极管(BJT)，这个BJT由组成图1的MOSFET的第二导电类型掺杂的源区(21)、第一导电类型掺杂的基区(22)、第二导电类型掺杂的漂移区(12)构成，当MOSFET导通时，电流从漂移区(12)到源区(21)流经基区(22)会产生压降，这个压降抬升了BJT的基极电位，使BJT的发射结正偏，从而增加了寄生BJT导通的几率，而BJT的导通，极大增加了MOSFET的漏电流，MOSFET内的温度迅速上升，最后使得MOSFET出现“热奔”而烧毁。现有技术中多从延迟或抑制BJT的导通角度，来提高雪崩耐量。KevinFischer等人在《IEEETRANSACTIONSONELECTRONDEVICES》1996年6月第43卷第6期，发表的论文《DynamicsofPowerMOSFETSwitchingUnderUnclampedInductiveLoadingConditions》提出了图2所示的带浅P+保护层的DMOSFET结构，这种结构是靠浅P+保护层的高掺杂浓度来降低基区电阻、降低寄生BJT的基极电位，从而抑制或者延迟图1中寄生BJT的导通、消除BJT的二次击穿、提高UIS条件下MOSFET的雪崩耐量和鲁棒性，从而提高MOSFET的可靠性。但不能完全杜绝寄生BJT的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题，并且高掺杂的窄P+保护层会影响到功率MOS晶体管的阈值电压，不利于功率MOS晶体管的应用。中国专利技术专利，授权公告号：CN102832245B，授权公告日：2014.12.10；一种具有优化雪崩击穿电流路径的超结MOSFET器件，通过第二导电类型半导体掺杂柱区中嵌入一个掺杂浓度更高的第二导电类型半导体掺杂岛区，同时将金属化源极做成槽型结构、并将第二导电类型半导体掺杂接触区做在金属化源电极两端的沟槽底部并靠近第二导电类型半导体掺杂岛区，使雪崩击穿电流远离寄生BJT的基区，进而改变超结MOSFET器件发生雪崩击穿时雪崩击穿电流路径，从而避免寄生BJT的源极正偏造成BJT开启，从而提高了器件可靠性。该专利需要根据深度、宽度、浓度来具体设计，计算过程繁琐，而且非常高的雪崩击穿电流完全有可能扩散到基区导致寄生BJT的开启，另外，高掺杂岛区的引入会降低功率MOS晶体管器件的击穿电压。
技术实现思路
1.专利技术要解决的技术问题针对现有技术中MOSFET的雪崩击穿耐量低的问题，本专利技术提供了一种提高UIS雪崩耐量的MOSFET及其制备方法。它可以大幅提高MOSFET雪崩耐量和鲁棒性、大幅提高MOSFET的可靠性。2.技术方案为解决上述问题，本专利技术提供的技术方案为：一种提高UIS雪崩耐量的MOSFET，包括第二导电类型掺杂的源区、第一导电类型掺杂的基区和半绝缘区，第二导电类型掺杂的源区位于半绝缘区顶部，第一导电类型掺杂的基区位于第二导电类型掺杂的源区和半绝缘区一侧。优选地，第一导电类型掺杂的基区的深度与第二导电类型掺杂的源区和半绝缘区高度之和相等。优选地，第二导电类型掺杂的源区的宽度和半绝缘区的宽度一致。确保MOSFET的有效沟道长度不因半绝缘区的引入而发生变化、确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区域的引入而发生变化。优选地，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型，适用于不同导电沟道的MOSFET使用。优选地，第一导电类型掺杂的基区和第二导电类型掺杂的源区宽度比为1：1-3。优选地，所述的MOSFET采用体硅、碳化硅、砷化镓、磷化铟、锗硅等半导体材料制作。可在不同半导体材料制作的MOSFET上推广使用。一种提高UIS雪崩耐量的MOSFET的制备方法，其步骤为：A、将第一导电类型的杂质植入到第二导电类型的漂移区内；B、利用掩膜版的屏蔽作用，在第一导电类型掺杂的基区外侧离子注入第二导电类型的杂质元素，注入浓度与深度与步骤A中离子注入第一导电类型的杂质保持一致，形成电中性区域；C、在形成电中性区域上继续注入两性杂质元素，形成半绝缘区；D、在半绝缘区上注入第二导电类型的杂质，形成第二导电类型掺杂的源区；E、在沟道区域上方生长氧化层，形成绝缘栅；F、形成MOSFET的源极、栅极、漏极三个金属电极。优选地，步骤A中注入第一导电类型的杂质，形成的表面浓度为2×1017cm-3。优选地，步骤A和步骤B中杂质的注入是多次离子注入，形成箱式掺杂分布。优选地，第一导电类型掺杂的基区和半绝缘区在衬底中的深度为1um。优选地，第一导电类型掺杂的基区的掺杂浓度为5×1016cm-3～5×1017cm-3之间。3.有益效果采用本专利技术提供的技术方案，与现有技术相比，具有如下有益效果：(1)本专利技术是减小寄生BJT存在的区域，也即是减少寄生BJT的数量，只是在沟道区域下面还存在有少量寄生的BJT，但是由于寄生BJT数量的极大减少，从而降低UIS条件下功率MOS晶体管内的电流、限制了温度的升高，MOSFET出现雪崩击穿的时间从理论上的8微秒提高到36微秒，从而为保护电路的介入提供了充足的时间；(2)功率MOS晶体管的一个关键参数—击穿电压，是由其第一导电类型掺杂的基区、第二导电类型掺杂的漂移区的PN结决定的，本专利技术是在MOSFET沟道外侧形成半绝缘区域，这时沟道外侧的PN结变成了半绝缘区/第二导电类型掺杂漂移区的结构，这能够将MOSFET的击穿电压提高30％，KevinFischer等人的文献并没有改变MOSFET的PN结结构，也即是对击穿电压没有影响；(3)本专利技术是在沟道外侧形成半绝缘区域，没有影响到MOSFET的沟道区域，因而不影响MOSFET的阈值电压、沟道电阻、转移特性、输出特性、载流子迁移率、跨导等特性参数；(4)图1传统结构的MOSFET，源极的金属电极需要覆盖源区和浅保护层，这种做法是短接源区和浅保护层，以便在基区内不产生电势差，也是降低寄生BJT导通的几率、提高鲁棒性的措施之一，本专利技术是源极电极覆盖整个源区的表面，不过本专利技术不存在浅保护层，这种做法是分散源区内的导电载流子、匀化电流密度，降低电流集中效应，提高MOSFET的雪崩击穿时间；(5)本专利技术在没有影响到MOSFET沟道区域的同时，既能提高MOSFET在UIS条件下的雪崩耐量和鲁棒性，又能提高MOSFET的击穿电压，一举两得；(6)本专利技术对基于各种半导体材料制作的MOSFET及其派生器件皆适用，P型或N型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，但是形成带半绝缘层结构、提高雪崩耐量、提高鲁棒性本文档来自技高网...

【技术保护点】
1.一种提高UIS雪崩耐量的MOSFET，其特征在于，包括第二导电类型掺杂的源区(21)、第一导电类型掺杂的基区(22)和半绝缘区(222)，第二导电类型掺杂的源区(21)位于半绝缘区(222)顶部，第一导电类型掺杂的基区(22)位于第二导电类型掺杂的源区(21)和半绝缘区(222)一侧。

【技术特征摘要】
1.一种提高UIS雪崩耐量的MOSFET，其特征在于，包括第二导电类型掺杂的源区(21)、第一导电类型掺杂的基区(22)和半绝缘区(222)，第二导电类型掺杂的源区(21)位于半绝缘区(222)顶部，第一导电类型掺杂的基区(22)位于第二导电类型掺杂的源区(21)和半绝缘区(222)一侧。2.根据权利要求1所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，第一导电类型掺杂的基区(22)的深度与第二导电类型掺杂的源区(21)和半绝缘区(222)高度之和相等。3.根据权利要求1所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，第二导电类型掺杂的源区(21)的宽度和半绝缘区(222)的宽度一致。4.根据权利要求1所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。5.根据权利要求1所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，第一导电类型掺杂的基区(22)和第二导电类型掺杂的源区(21)宽度比为1：1-3。6.根据权利要求1-5任一项所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，所述的MOSFET采用体硅、...

【专利技术属性】
技术研发人员：王兵，周郁明，
申请(专利权)人：安徽工业大学，
类型：发明
国别省市：安徽,34