一种动态比较器制造技术

本发明专利技术公开了一种动态比较器，包括预放大器和正反馈锁存器，预放大器由时钟信号CLK1和比较器的输出信号OUT+和OUT‑控制，正反馈锁存器由时钟信号CLK2控制。当CLK1和CLK2为低电平时，预放大器和正反馈锁存器的尾电流管都处于截止状态，正反馈锁存器的两个开关管导通，锁存器的两个输出都为电源电压，进入复位阶段，预放大器的两个开关管由OUT+和OUT‑控制，处于导通状态。当CLK1和CLK2信号先后变为高电平时，预放大器和锁存器的尾电流管都导通，预放大器工作在放大状态，放大输入信号至锁存器的锁存节点，正反馈锁存器工作，输出比较结果。经反相器后，比较器的两个输出信号OUT+和OUT‑中有一个会变高，会控制着预放大器的两个开关管M3和M4之一进入截止状态，从而关断通路。

A dynamic comparator

The invention discloses a dynamic comparator, including a preamplifier and a positive feedback latch. The preamplifier is controlled by the clock signal CLK1 and the output signals OUT+and OUT, and the positive feedback latch is controlled by the clock signal CLK2. When CLK1 and CLK2 are low, the tail current tube of the preamplifier and the positive feedback latch are cut off, the two switches of the positive feedback latch are turned on, the two outputs of the latch are power supply voltage, and the two switches of the preamplifier are controlled by OUT + and OUT and are turned on. When the CLK1 and CLK2 signals turn to high level, the tail current tubes of the preamplifier and the latch turn on, the preamplifier works in the amplified state, amplifies the input signal to the latch node, and the positive feedback latch works, and outputs the comparison results. After passing through the inverter, one of the two output signals OUT + and OUT_of the comparator will become higher, which will control one of the two switches M3 and M4 of the preamplifier to enter the cut-off state, thereby shutting off the circuit.

【技术实现步骤摘要】
一种动态比较器
本专利技术涉及模数转换
，尤其涉及一种动态比较器。
技术介绍
高速低功耗比较器是高性能模数转换器(ADC)的重要组成部分，比较器的功耗、失调、延时等指标的好坏在一定范围内也对整个电路的性能产生影响。而随着工艺尺寸的不断降低，供电电压和器件阈值电压并没有同步减小，这对高性能比较器的设计带来了挑战。通常用的比较器有静态比较器和动态比较器。静态比较器的失调电压和噪声较小，但由于预放大器和锁存器都存在静态电流，一般功耗比较大，而且典型的静态比较器由于输出节点有一个静态的直流电流，会影响复位的速度。相比于传统的静态比较器，动态比较器因为具有低延时、低静态功耗的优点，在高速低功耗设计领域得到了更广泛的应用。而传统的锁存结构动态比较器需要较大的电压余量，不利于在低电压深亚微米CMOS工艺下设计电路，而且这种结构的延时、失调都非常受共模输入电压变化的影响，这个特性使得传统的锁存结构动态比较器不适用于宽共模输入电压范围的应用。而且对于一些动态比较器，当比较器工作在比较阶段时，会存在一条从锁存器经预放大器再回到锁存结构，最后到地的隐藏通路，这条通路存在隐藏的静态电流。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种新型的动态比较器，在具有传统的动态比较器高速度优点的情况下，通过设置一组开关晶体管，切断隐藏静态电流通路，使得比较器可以工作在更低的功耗下，并显著降低比较器的失调电压。为达到上述目的，本专利技术采用如下技术方案：一种动态比较器，所述动态比较器包括预放大器和正反馈锁存器，所述预放大器由时钟信号CLK1和比较器的输出信号OUT+和OUT-控制，所述正反馈锁存器由时钟信号CLK2控制，在预放大器的两个输出与正反馈锁存器输入之间分别设置一个PMOS开关管M3和M4，其栅极由经过反相器后的比较器的两个输出电平控制；当CLK1和CLK2为低电平时，所述预放大器的尾电流管处于断开状态，所述正反馈锁存器的尾电流管处于断开状态，锁存节点被充电至电源电压，正反馈锁存器复位，锁存器的输出电平为高电平，经反相器后输出电平为低电平，从而控制M3和M4处于导通状态；当时钟信号CLK1和CLK2先后变为高电平时，所述预放大器的尾电流管导通，放大输入信号，正反馈锁存器工作；当正反馈锁存器输出比较结果时，M3和M4其中一个晶体管由导通状态转变为关断状态，切断静态电流。可选地，所述预放大器的输出与所述正反馈锁存器之间采用PMOS管连接。可选地，所述预放大器包括：第一输入管M1，其栅极接差分输入信号IN+；第二输入管M2，其栅极接差分输入信号IN-；第一开关管M0，其栅极接时钟信号CLK1；第二开关管M3，其栅极接锁存器输出端o-经反相器后的输出信号OUT+；第三开关管M4，其栅极接锁存器输出端o+经反相器后的输出信号OUT-；所述第一输入管M1的漏极接第二开关管M3的漏极，第二输入管M2的漏极接第三开关管M4的漏极，第一输入管M1的源极和第二输入管M2的源极接第一开关管M0的漏极；所述第一开关管M0的源极接地，第二开关管M3的源极接正反馈锁存器输出端o-，第三开关管M4的源极接正反馈锁存器输出端o+。可选地，所述第二开关管M3和第三开关管M4为静态电流通路开关，在所述正反馈锁存器做出比较结果后，及时关断静态电流通路。可选地，当CLK1和CLKL2信号为低电平时，第一开关管M0的栅极悬空，工作在截止区；所述正反馈锁存器的两个输出信号即锁存节点电压被充电至电源电压，经反相器后，变为两个低电平信号，连接至第二开关管M3和第三开关管M4的栅极，控制第二开关管M3和第三开关管M4导通，使得预放大器的输出连接至锁存节点；当CLK1和CLK2信号先后变为高电平时，第一开关管M0的栅极连接至高电平，处于导通状态，预放大器工作，放大输入信号至锁存节点；所述正反馈锁存器工作，做出比较结果后，两个反相器的输出信号由都是低电平变为一个高电平一个低电平，从而控制第二开关管M3和第三开关管M4之一处于关断状态，从而关断从电源开始经锁存器，然后经过第一输入管M1和第二输入管M2，再经过锁存器最终经过锁存器的尾电流管到地。可选地，所述正反馈锁存器包括三个NMOS管M5、M6和M11，以及4个PMOS管M7、M8、M9和M10以及两个反相器；其中M9、M10和M11为开关管，其栅极分别接时钟信号CLK2，控制正反馈锁存器的工作状态；当CLK2为低电平时，M9、M10和M11导通，使得锁存器的输出电压o+和o-都为高电平，经过两个反相器后，比较器的两个输出都为高电平；当CLK2为高电平时，M9、M10和M11截止，NMOS管M5和M6以及PMOS管M7和M8构成了两个正反馈环，对预放大器的输出信号做出比较，并且经反相器的输出信号控制开关管M3和M4的导通与关断，从而关断动态比较器在比较阶段存在的一条隐藏静态电流通路本专利技术提供的动态比较器，由于时钟信号CLK2是CLK1的延迟信号，在动态比较器工作过程中，可以有效降低比较器的输入失调电压，达到低失调电压的目的；动态比较器比较出结果时，控制一对PMOS开关管进行关断和导通，从而及时关断隐藏的静态电流通路，所以降低动态比较器的功耗；正反馈锁存器的失调电压通过加预放大器，对输入的贡献大幅度下降，这样动态比较器的失调电压主要是预放大器的失调电压，从而显著降低了动态比较器的失调。附图说明图1为带有隐藏静态电流通路的普通动态比较器的结构示意图；图2为本专利技术实施例提供的动态比较器的结构示意图；图3为本专利技术实施例提供的动态比较器中预放大器的电路图；图4为本专利技术实施例提供的动态比较器中正反馈锁存器的电路图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。首先介绍普通动态比较器所带有的隐藏静态电流通路。如图1所示，为带有隐藏静态电流通路的普通动态比较器的结构示意图，假设输入信号IN+大于IN-，在锁存阶段，晶体管M4、M5、M7、M8都处于关断状态，灰色的晶体管表示关断状态，静态电流通路如灰色箭头所示，由于IN+大于IN-，那么锁存节点O-会比O+更快的下拉放电，当O-下降到可以使得OUT+翻转为高电平的时候，OUT+和OUT-将通过XNOR门和AND门控制尾电流管M0进入关断状态。晶体管M6会上拉O+到VDD，M2对其源极电压进行充电，锁存结构的尾电流管M9导通，晶体管M3导通并下拉O-节点电压到地，所以对于晶体管M1来说，其源极电压将会大于漏极电压，因此源漏极将交换，将会存在从晶体管M6，经M2、M1、M3、M9到地的静态电流通路，如图1中灰色箭头所示。如图2所示，为本专利技术提供的动态比较器的结构示意图，该动态比较器包括预放大器和正反馈锁存器，所述预放大器由时钟信号CLK1和比较器的输出信号OUT+和OUT-控制，所述正反馈锁存器由时钟信号CLK2控制，CLK2是CLK1的延迟信号，能有效降低比较器的输入失调电压。当CLK1和CLK2为低电平时，所述预放大本文档来自技高网...

【技术保护点】
1.一种动态比较器，其特征在于，所述动态比较器包括预放大器和正反馈锁存器，所述预放大器由时钟信号CLK1和比较器的输出信号OUT+和OUT‑控制，所述正反馈锁存器由时钟信号CLK2控制，在预放大器的两个输出与正反馈锁存器输入之间分别设置一个PMOS开关管M3和M4，其栅极由经过反相器后的比较器的两个输出电平控制；当CLK1和CLK2为低电平时，所述预放大器的尾电流管处于断开状态，所述正反馈锁存器的尾电流管处于断开状态，锁存节点被充电至电源电压，正反馈锁存器复位，锁存器的输出电平为高电平，经反相器后输出电平为低电平，从而控制M3和M4处于导通状态；当时钟信号CLK1和CLK2先后变为高电平时，所述预放大器的尾电流管导通，放大输入信号，正反馈锁存器工作；当正反馈锁存器输出比较结果时，M3和M4其中一个晶体管由导通状态转变为关断状态，切断静态电流。

【技术特征摘要】
1.一种动态比较器，其特征在于，所述动态比较器包括预放大器和正反馈锁存器，所述预放大器由时钟信号CLK1和比较器的输出信号OUT+和OUT-控制，所述正反馈锁存器由时钟信号CLK2控制，在预放大器的两个输出与正反馈锁存器输入之间分别设置一个PMOS开关管M3和M4，其栅极由经过反相器后的比较器的两个输出电平控制；当CLK1和CLK2为低电平时，所述预放大器的尾电流管处于断开状态，所述正反馈锁存器的尾电流管处于断开状态，锁存节点被充电至电源电压，正反馈锁存器复位，锁存器的输出电平为高电平，经反相器后输出电平为低电平，从而控制M3和M4处于导通状态；当时钟信号CLK1和CLK2先后变为高电平时，所述预放大器的尾电流管导通，放大输入信号，正反馈锁存器工作；当正反馈锁存器输出比较结果时，M3和M4其中一个晶体管由导通状态转变为关断状态，切断静态电流。2.根据权利要求1所述的动态比较器，其特征在于，所述预放大器的输出与所述正反馈锁存器之间采用PMOS管连接。3.根据权利要求1或2所述的动态比较器，其特征在于，所述预放大器包括：第一输入管M1，其栅极接差分输入信号IN+；第二输入管M2，其栅极接差分输入信号IN-；第一开关管M0，其栅极接时钟信号CLK1；第二开关管M3，其栅极接锁存器输出端o-经反相器后的输出信号OUT+；第三开关管M4，其栅极接锁存器输出端o+经反相器后的输出信号OUT-；所述第一输入管M1的漏极接第二开关管M3的漏极，第二输入管M2的漏极接第三开关管M4的漏极，第一输入管M1的源极和第二输入管M2的源极接第一开关管M0的漏极；所述第一开关管M0的源极接地，第二开关管M3的源极接正反馈锁存器输出端o-，第三开关管M4的源极接正反馈锁存器输出端o+。4.根据权利要求3所述的...

【专利技术属性】
技术研发人员：周万兴，王云峰，刘昱，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11