比较器以及具备该比较器的AD转换器制造技术

一种比较器，具备：与时钟信号（CLK）同步地导通/截止的晶体管（M0）、与晶体管（M0）的导通/截止同步地进行比较动作的差动对（M1、M2）、输出差动对（M1、M2）的比较结果的正反馈部（F1），正反馈部具备：在PMOS晶体管（M3）与NMOS晶体管（M4）之间插入的电阻（R1）、以及在PMOS晶体管（M5）与NMOS晶体管（M6）之间插入的电阻（R2），正反馈部在电阻（R1）的低电位侧连接PMOS晶体管（M5）的栅极，在电阻（R1）的高电位侧连接NMOS晶体管（M6）的栅极，在电阻（R2）的低电位侧连接PMOS晶体管（M3）的栅极，在电阻（R2）的高电位侧连接NMOS晶体管（M4）的栅极。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及比较器以及具备该比较器的AD转换器，其中，该比较器具有:与时钟信号同步地导通/截止的开关、与所述开关的导通/截止同步地进行比较动作的差动对、以及输出所述差动对的比较结果的正反馈部。
技术介绍
图1是现有的动态比较器(dynamic comparator)的结构图。动态比较器I具有施加正反馈的两个CMOS反相器(inverter)IVl、IV2、进行输入电压IN+与IN-的大小判别的差动对D1、按时钟信号CLK来切换动态比较器I的导通/截止的开关MO。第一 CMOS反相器IVl由PMOS晶体管M3和NMOS晶体管M4构成，第二 CMOS反相器IV2由PMOS晶体管M5和NMOS晶体管M6构成。差动对Dl由NMOS晶体管Ml和NMOS晶体管M2构成。在动态比较器I通过开关MO而接通时，通过产生与供给到差动对Dl的输入电压IN+和IN-的差分对应的电流差，在作为负载而连接的第一 CMOS反相器IVl和第二 CMOS反相器IV2之间产生能力差，由此能判别输入电压IN+和IN-的大小。另外，作为与动态比较器有关的现有技术，已知有例如专利文献I。现有技术文献专利文献专利文献1:日本公开专利公报第2007-318457号
技术实现思路
专利技术要解决的课题然而，若设电源电压为VdcUPMOS晶体管M3、M5的阈值电压为Vth_p、NM0S晶体管M4、M6的阈值电压为Vth_n，当以Vdd〈Vth_p+Vth_n时这样的低电压的电源电压Vdd来进行工作时，在CMOS反相器IV1、IV2中不产生流过足够电流的能力，所以即使施加正反馈输出也不会被切换，无法正常地进行大小判别。例如图2表示CMOS反相器的输入输出均衡的状态。Veff_p表示PMOS晶体管M3的过驱动(over drive)电压,Veff_n表示NMOS晶体管M4的过驱动电压。在电源电压Vdd较高时，通过在PMOS晶体管M3的栅极-源极间施加驱动电压(Vth_p+Veff_p)，PMOS晶体管M3导通，通过在NMOS晶体管M4的栅极-源极间施加驱动电压(Vth_n+Veff_n)，NMOS晶体管M4导通。然而，当电源电压Vdd变得过于低时，由于能够使晶体管M3和M4导通的驱动电压不足，所以无法在晶体管M3和M4中流过漏极电流Id，因此无法正确地发挥正反馈功倉泛。S卩，当电源电压Vdd的状态成为无法充分确保过驱动电压Veff的低电压状态时，如图3所示，即使时钟信号CLK为高电平，施加了正反馈的两个CMOS反相器的输出电压OUT+和OUT-也不容易静定(statically determinate),所以无法在所期望的时间内进行输入电压IN+和IN-的大小判别(输入电压IN+和IN-大小的判定时间延迟)。因此，本专利技术的目的是提供一种即使在Vdd〈Vth_p+Vth_n时这样的低电源电压状态下也能够正常工作的比较器以及具备该比较器的AD转换器。用于解决课题的手段为了实现上述目的，本专利技术涉及的比较器，具备:与时钟信号同步地导通/截止的开关、与所述开关的导通/截止同步地进行比较动作的差动对、以及输出所述差动对的比较结果的正反馈部，其特征在于，所述正反馈部具备:在第一 PMOS晶体管与第一NMOS晶体管之间插入的第一电阻、以及在第二 PMOS晶体管与第二 NMOS晶体管之间插入的第二电阻，所述正反馈部在所述第一电阻的低电位侧连接所述第二 PMOS晶体管的栅极，在所述第一电阻的高电位侧连接所述第二 NMOS晶体管的栅极，在所述第二电阻的低电位侧连接所述第一 PMOS晶体管的栅极，在所述第二电阻的高电位侧连接所述第一 NMOS晶体管的栅极。此外，为了实现上述目的，本专利技术涉及的AD转换器具备本专利技术涉及的比较器。专利技术效果根据本专利技术，即使在Vdd〈Vth_p+Vth_n时这样的低电源电压状态下也能够正常工作。附图说明图1是现有的动态比较器I的结构图。图2表不CMOS反相器的输入输出均衡的状态。图3是表示现有技术时的判定时间的示意图。图4是表示本专利技术第一实施方式的动态比较器2的结构图。图5是表示应用了本专利技术时的判定时间的示意图。图6是表示本专利技术第二实施方式的动态比较器3的结构图。图7是表示本专利技术第三实施方式的动态比较器4的结构图。图8是表示本专利技术实施方式的Λ Σ型AD转换器的结构图。图9是表示本专利技术第四实施方式的动态比较器5的结构图。具体实施例方式下面，参照附图对实施本专利技术的方式进行说明。此外，在各附图中，对栅极标注了圆圈的晶体管表示P沟道MOS晶体管,没有对栅极标注圆圈的晶体管表示N沟道MOS晶体管。图4是本专利技术第一实施方式的动态比较器2的结构图。动态比较器2具有:与时钟信号CLK同步地导通/截止的作为开关发挥作用的晶体管MO、与晶体管MO的导通/截止同步地进行比较动作的差动对D1、以及输出差动对Dl的比较结果的正反馈部F1，该动态比较器2集成在包括CMOS工艺的半导体集成电路中。晶体管MO在供给到栅极的时钟信号CLK为高电平时导通，在供给到栅极的时钟信号CLK为低电平时截止。在晶体管MO为导通的状态下，差动对Dl能够进行比较动作，在晶体管MO为截止的状态下，差动对Dl不能进行比较动作。晶体管MO将源极接地，将漏极与差动对Dl的源极连接。差动对Dl由源极在节点a共同连接的一对晶体管Ml和M2构成。将输入电压IN+供给到晶体管Ml的栅极，将输入电压IN-供给到晶体管M2的栅极。差动对Dl比较输入电压IN+和IN-的大小关系。正反馈部Fl具备:构成第一 CMOS反相器的晶体管M3、M4 ;在晶体管M3与M4之间插入的第一电阻Rl ;构成第二 CMOS反相器的晶体管M5、M6 ;在晶体管M5与M6之间插入的第二电阻R2。正反馈部Fl配置在电源电压Vdd与差动对Dl的漏极之间。晶体管M3和M5的源极与电源电压Vdd连接，晶体管M4的源极在节点b与晶体管Ml的漏极连接，晶体管M6的源极在节点c与晶体管M2的漏极连接。此外，与电阻Rl的低电位侧连接的晶体管M4的漏极，与晶体管M5的栅极连接。与电阻Rl的高电位侧的节点d连接的晶体管M3的漏极，与晶体管M6的栅极连接。与电阻R2的低电位侧连接的晶体管M6的漏极，与晶体管M2的栅极连接。与电阻R2的高电位侧的节点e连接的晶体管M5的漏极，与晶体管M4的栅极连接。从电阻Rl与晶体管M4的漏极的连接点取出输出电压0UT-，从电阻R2与晶体管M6的漏极的连接点取出输出电压OUT+。通过正反馈部Fl具有这样的结构，即使在电源电压Vdd为低电压的状态下，也能够对CMOS反相器的各栅极施加足够的电压，所以如图5所示，与图3相比能够缩短低电压工作下的输出的静定时间，能够在所期望的时间内进行输入电压IN+与IN-的大小判别。S卩，通过流过电阻Rl的电流产生的Rl的两端电压，能够提升晶体管M6的栅极电位，并且能降低晶体管M5的栅极电位。同样地，通过流过电阻R2的电流产生的R2的两端电压，能够提升晶体管M4的栅极电位，并且能降低晶体管M3的栅极电位。结果是，能够提升分别在晶体管M3、M4、M5、M6的栅极-源极间施加的栅极驱动电压，所以即使在电源电压Vdd为低电压状态下，也能够正确地发挥正反馈功能。图6是本专利技术第二实施方式的动态比较器3的结构图。与本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.09.15 JP 2010-2072261.一种比较器，具备:与时钟信号同步地导通/截止的开关、与所述开关的导通/截止同步地进行比较动作的差动对、以及输出所述差动对的比较结果的正反馈部，其特征在于， 所述正反馈部具备:在第一 PMOS晶体管与第一 NMOS晶体管之间插入的第一电阻、以及在第二 PMOS晶体管与第二 NMOS晶体管之间插入的第二电阻， 所述正反馈部在所述第一电阻的低电位侧连接所述第二 PMOS晶体管的栅极，在所述第一电阻的高电位侧连接所述第二 NMOS晶体管的栅极，在所述第二电阻的低电位侧连接所述第一 PMOS晶体管的栅极，在所述第二电阻的高电位侧连接所述第一 NMOS晶体管的栅极。2.根据权利要求1所述的比较器，其中， 所述第一电阻和所述第二电阻的电阻值随所述正反馈部的电源电压降低而升高。3.根据权利要求2所述的比较器，其中， 所述第一电阻和所...

【专利技术属性】
技术研发人员：井上文裕，
申请(专利权)人：三美电机株式会社，
类型：
国别省市：