集成电路电容器及其制造方法、半导体器件技术

本发明专利技术提供一种集成电路电容器及其制造方法、半导体器件，所述集成电路电容器包括第一电极板，位于第一电极板上的电容介电层以及位于电容介电层上的第二电极板，电容介电层包括多层结晶态第一介电层，且第一介电层中掺杂有至少一种掺杂元素，以促使第一介电层的结晶态呈四方晶态结构，以此获取较高K值的结晶态第一介电层，提升电容器的电容值，优化电容介电层电容特性。

Integrated circuit capacitor and its manufacturing method, semiconductor device

The invention provides an integrated circuit capacitor and its manufacturing method and semiconductor device. The integrated circuit capacitor comprises a first electrode plate, a capacitive dielectric layer on the first electrode plate and a second electrode plate on the capacitive dielectric layer, which comprises a multilayer crystalline first dielectric layer and a first dielectric layer. At least one doping element is doped to make the crystalline state of the first dielectric layer quadrangular, so as to obtain the first crystalline dielectric layer with higher K value, enhance the capacitance value of the capacitor, and optimize the capacitance characteristics of the capacitor dielectric layer.

【技术实现步骤摘要】
集成电路电容器及其制造方法、半导体器件
本专利技术涉及半导体
，特别涉及一种集成电路电容器及其制造方法、半导体器件。
技术介绍
在集成电路电容器中，随着尺寸微缩，高介电常数材料取代传统的介电层SiO2，不仅可以维持足够的的驱动电流，且可以在保持相同等效氧化层厚度(equivalentoxidethickness，EOT)的情况下增加氧化层的实际物理厚度，有效抑制量子隧穿效应。然而，DRAM(DynamicRandomAccessMemory，动态随机存取存储器)单元数组上的储存电容区域(storagecapacitorarea)的微缩，其电容值(Capacitance)以微缩尺寸平方的速度下降，维持电荷于电容的记忆数据时间以指数函数的方式下降，增加功率消耗。
技术实现思路
本专利技术的主要目的在于提供一种集成电路电容器及其制造方法、半导体器件，获取较高K值的结晶态介电层，提升电容值，优化电容介电层电容特性。为实现上述目的，本专利技术提供一种集成电路电容器，包括：第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述、第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。可选的，所述电容介电层还包括多层第二介电层，所述第二介电层与所述第一介电层交错层叠设置。可选的，所述第一介电层包括氧化锆层或氧化铪层；所述掺杂元素的原子半径小于锆或铪的原子半径；所述第二介电层包括氧化铝层。可选的，所述掺杂元素包括锗或/和硅。可选的，所述掺杂元素的含量介于3at.％～9.3at.％之间。可选的，所述掺杂元素的含量介于4.1at.％～6.2at.％之间。可选的，所述电容介电层还包括附着层，所述附着层位于所述第一电极板与所述第一介电层之间。可选的，所述电容介电层的总厚度介于4nm～10nm之间。相应的，本专利技术还提供一种集成电路电容器的制造方法，包括：形成第一电极板；形成电容介质层在所述第一电极板上，所述电容介电层包括多层结晶态第一介电层，所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构；以及，形成第二电极板在所述电容介质层上。可选的，所述电容介电层还包括多层第二介电层，所述第二介电层与所述第一介电层交错层叠设置。可选的，所述第一介电层包括氧化锆层或氧化铪层；所述掺杂元素的原子半径小于锆或铪的原子半径；所述第二介电层包括氧化铝层。可选的，所述掺杂元素包括锗或/和硅。可选的，所述掺杂元素的含量介于3at.％～9.3at.％之间。可选的，所述掺杂元素的含量介于4.1at.％～6.2at.％之间。可选的，所述电容介电层还包括附着层，所述附着层位于所述第一电极板与所述第一介电层之间。可选的，形成所述第一介电层、所述第二介电层以及所述附着层的方法包括低压化学气相沉积法或原子层沉积法；采用的反应气体包括：锆、硅、铝、铌、铪、钛或锗；制程压力介于0.1torr～2torr之间；制程温度介于200℃～400℃之间。可选的，所述电容介电层的总厚度介于4nm～10nm之间。相应的，本专利技术还提供一种半导体器件，包括：一基板，以及位于所述基板上的集成电路电容器；所述集成电路电容器包括第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。可选的，所述掺杂元素包括锗或/和硅。可选的，所述第一电极板具有柱形体外形，所述电容介电层和所述第二电极板依次形成于所述第一电极板的的内外表面。可选的，所述第一电极板具有U形筒型，所述电容介电层和所述第二电极板依次形成于所述第一电极板的内外表面。可选的，所述集成电路电容器还包括多晶硅层、钨层以及氧化硅层，所述多晶硅层形成于所述第二电极板上，并填充所述第一电极板之间的间隙，所述钨层与所述氧化硅层依次位于所述多晶硅层上。可选的，所述多晶硅层内在所述第一电极板之间的间隙内形成有气隙室。与现有技术相比，本专利技术具有以下有益效果：所述集成电路电容器包括第一电极板，位于第一电极板上的电容介电层以及位于电容介电层上的第二电极板，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构，以此获取较高K值的第一介电层，提升集成电路电容器的电容值，优化电容介电层电容特性。附图说明图1为本专利技术一实施例所提供的集成电路电容器的结构示意图；图2a、图3a与图4a为本专利技术一实施例所提供的集成电路电容器的制造方法的各步骤结构俯视图。图2b、图3b、图4b、图5、图6与图7为本专利技术一实施例所提供的集成电路电容器的制造方法的各步骤结构剖面图。其中，附图标记如下：100-基板；110-支撑层；111-顶层支撑层；112-中间支撑层；113-底层支撑层；120-第一电极板；130-电容介电层；130a-第一介电层；130b-第二介电层；130c-附着层；140-第二电极板；150-硼掺杂的硅锗层；160-硼掺杂的多晶硅层；170-钨层；180-氧化硅层。具体实施方式常见的高介电常数材料如氧化锆(ZrO2)/氧化铪(HfO2)在较低温的制程温度时易形成稳定的单斜方晶态(Monoclinic)结构，随着制程温度的增加会高温相变化而成四方晶态(Tetragonal)结构，其介电常数相较于Monoclinic也比较高。经研究发现，将ZrO2/HfO2的结晶活化能可藉由掺杂原子半径小于Zr或Hf的掺杂元素降低结晶成tetragonal结晶态所需要的温度，尤其是掺杂Si及Ge对于Zr或Hf的结晶活化能最大，有效降低tetragonal结晶态所需的温度。申请人经进一步研究，提出一种集成电路电容器的制造方法，包括：形成第一电极板，形成电容介电层在所述第一电极板上，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。掺杂元素的设置能够获取较高K值的结晶态第一介电层，从而提升电容值，优化电容介电层电容特性。为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容做进一步说明。当然本专利技术并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。其次，本专利技术利用示意图进行了详细的表述，在详述本专利技术实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本专利技术的限定。图1为本专利技术一实施例所提供的集成电路电容器的结构示意图，如图1所示，所述集成电路电容器的制造方法包括：首先，形成第一电极板120。例如，可以通过溅射或沉积工艺形成所述第一电极板120，作为所述集成电路电容器的下极板。进一步的，所述第一电极板120可以为多晶硅电极，也可以为金属电极。当下电极为金属电极时，例如可以采用氮化钛(TiN)形成。优选的，所述第一电极板120的材质为氮化钛。接着，在所述第一电极板120上形成电容介电层130。所述电容介电层130的形成方法包括：在所述第一电极板120上形成多层结晶态第一介电层130a，所述第一介电层130a本文档来自技高网...

【技术保护点】
1.一种集成电路电容器，其特征在于，包括：第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。

【技术特征摘要】
1.一种集成电路电容器，其特征在于，包括：第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。2.如权利要求1所述的集成电路电容器，其特征在于，所述电容介电层还包括多层第二介电层，所述第二介电层与所述第一介电层交错层叠设置。3.如权利要求2所述的集成电路电容器，其特征在于，所述第一介电层包括氧化锆层或氧化铪层；所述掺杂元素的原子半径小于锆或铪的原子半径；所述第二介电层包括氧化铝层。4.如权利要求1所述的集成电路电容器，其特征在于，所述掺杂元素包括锗或/和硅。5.如权利要求4所述的集成电路电容器，其特征在于，所述掺杂元素的含量介于3at.％～9.3at.％之间。6.如权利要求4所述的集成电路电容器，其特征在于，所述掺杂元素的含量介于4.1at.％～6.2at.％之间。7.如权利要求1所述的集成电路电容器，其特征在于，所述电容介电层还包括附着层，所述附着层位于所述第一电极板与所述第一介电层之间。8.如权利要求1所述的集成电路电容器，其特征在于，所述电容介电层的总厚度介于4nm～10nm之间。9.一种集成电路电容器的制造方法，其特征在于，包括：形成第一电极板；形成电容介质层在所述第一电极板上，所述电容介电层包括多层结晶态第一介电层，所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构；以及，形成第二电极板在所述电容介质层上。10.如权利要求9所述的集成电路电容器的制造方法，其特征在于，所述电容介电层还包括多层第二介电层，所述第二介电层与所述第一介电层交错层叠设置。11.如权利要求10所述的集成电路电容器的制造方法，其特征在于，所述第一介电层包括氧化锆层或氧化铪层；所述掺杂元素的原子半径小于锆或铪的原子半径；所述第二介电层包括氧化铝层。12.如权利要求9所述的集成电路电容器的制造方法，其特征在于，所述掺杂元素包括锗或/和硅。13.如权利要求12所述的集...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34