高速内部迟滞型比较器制造技术

一种高速内部迟滞型比较器。高速内部迟滞型比较器的差动放大器的有源负载的晶体管控制端设置有阻抗提供单元，以提高晶体管工作在主动区时的增益，加快高速内部迟滞型比较器的响应速度。

【技术实现步骤摘要】
高速内部迟滞型比较器
本专利技术是有关于一种比较器，且特别是有关于一种高速内部迟滞型比较器。
技术介绍
在多种不同的模拟/数字转换器(A/DConverter，ADC)电路中(例如闪烁型ADC(FlashADC)、插值型ADC(InterpolationADC)、流水线型ADC(PipelineADC)及两步式ADC(TwoStepADC))以及高速的信号接收器(high-speedreceiverforRXsignal)，常会需要高速的比较器电路，以因应目前数字电路的高速操作的要求。一般来说，高传输速率的输入信号中的信号成分与噪声成份的信号振幅差异较小，为了使比较器能对应输入信号中的信号成分输出正确的比较结果，通常可通过增大比较器中的电流源的电流或于比较器电路中另外设置预缓冲器来达到目的。然而现有技术具有功率消耗大、成本高以及增加电路面积等问题。
技术实现思路
本专利技术提供一种高速内部迟滞型比较器，可正确地获取高传输速率的输入信号中的信号成分，而不会有功率消耗大、成本高以及增加电路面积等问题。本专利技术的高速内部迟滞型比较器包括差动放大器，差动放大器的有源负载耦接差动放大器的电源端以及输出端。有源负载包括第一晶体管至第四晶体管、第一阻抗提供单元以及第二阻抗提供单元。第一晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第一输出端。第二晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第二输出端，第二晶体管的控制端还耦接第一晶体管的第二端。第一阻抗提供单元耦接于第一晶体管的控制端与第二晶体管的控制端之间，第一阻抗提供单元用以提供第一阻抗。第三晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第二输出端。第四晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第一输出端，第四晶体管的控制端还耦接第三晶体管的第二端。第二阻抗提供单元耦接于第三晶体管的控制端与第四晶体管的控制端之间，第二阻抗提供单元用以提供第二阻抗。在本专利技术的一实施例中，上述的第一阻抗提供单元以及第二阻抗提供单元使得差动放大器的一输出阻抗于小信号模型中具有电感性负载的特性。在本专利技术的一实施例中，上述的第一阻抗提供单元与第二阻抗提供单元分别包括电阻。在本专利技术的一实施例中，上述的第一阻抗提供单元与第二阻抗提供单元分别包括晶体管。在本专利技术的一实施例中，上述的差动放大器还包括差动对，其耦接有源负载以及差动放大器的电流端，接收差动输入信号。在本专利技术的一实施例中，上述的差动输入信号的传输速率大于等于6Gb/s。在本专利技术的一实施例中，上述的高速内部迟滞型比较器还包括，电流源电路，其耦接差动放大器的电流端。在本专利技术的一实施例中，上述的高速内部迟滞型比较器还包括，输出级电路，其耦接差动放大器的第一输出端与差动放大器的第二输出端，根据差动放大器的第一输出端与差动放大器的第二输出端的信号于差动放大器的输出端输出比较信号。基于上述，本专利技术的实施例通过在差动放大器的有源负载的晶体管控制端设置阻抗提供单元，可使晶体管带有电感的特性以提高有源负载的晶体管工作在主动区时的高频阻抗，因而增加高速内部迟滞型比较器的高频增益与加快其响应速度，对应高传输速率的输入信号输出正确的比较结果，而不会有功率消耗大、成本高以及增加电路面积等问题。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图公式作详细说明如下。附图说明图1是根据本专利技术的实施例的一种高速内部迟滞型比较器的示意图。图2是根据本专利技术一实施例的晶体管与阻抗提供单元构成的电路的小信号模型与简化网络的示意图。图3是根据本专利技术一实施例的数字逻辑电路的电路示意图。图4A是根据本专利技术一实施例的差动输入信号的波形示意图。图4B是根据本专利技术实施例与现有技术的高速内部迟滞型比较器输出信号的波形示意图。图4C是根据本专利技术实施例与现有技术的数字逻辑电路输出信号的波形示意图图5是根据本专利技术一实施例的高速内部迟滞型比较器与现有比较器的频率响应的示意图。图6是根据本专利技术一实施例的高速内部迟滞型比较器与现有比较器的阈值电压的示意图。图7是根据本专利技术另一实施例的一种高速内部迟滞型比较器的示意图。图8是根据本专利技术另一实施例的晶体管与阻抗提供单元构成的电路的小信号模型与简化网络的示意图。具体实施方式图1是根据本专利技术的实施例的一种高速内部迟滞型比较器的示意图，请参照图1。高速内部迟滞型比较器可例如包括差动放大器102、电流源电路104以及输出级电路106。其中差动放大器102可例如包括有源负载以及差动对，有源负载可例如包括晶体管M1～M4以及阻抗提供单元IM1、IM2，而差动对则可例如包括晶体管M5与M6。在本实施例中，晶体管M1～M4为P型晶体管，晶体管M5与M6为N型晶体管，此外，阻抗提供单元IM1、IM2可例如分别以电阻R1、R2来实施，在部分实施例中，阻抗提供单元IM1、IM2可例如以晶体管来实施。其中，晶体管M1耦接于电源电压VDD(亦即耦接差动放大器102的电源端以接收电源电压VDD)与差动放大器102的第一输出端之间，晶体管M1的控制端(栅极)通过阻抗提供单元IM1耦接至晶体管M2的栅极。晶体管M2耦接于电源电压VDD与差动放大器102的第二输出端之间，且晶体管M2的栅极还耦接至差动放大器102的第一输出端。晶体管M3耦接于电源电压VDD与差动放大器102的第二输出端之间，晶体管M3的栅极通过阻抗提供单元IM2耦接至晶体管M4的栅极。晶体管M4耦接于电源电压VDD与差动放大器102的第一输出端之间，且晶体管M4的栅极还耦接至差动放大器102的第二输出端。此外，差动对中的晶体管M5耦接于晶体管M1与差动放大器102的电源端(亦即耦接至电流源电路104)之间，晶体管M6则耦接于晶体管M3与差动放大器102的电源端之间，晶体管M5与M6的栅极用以接收差动输入信号Vi1与Vi2。其中差动输入信号Vi1与Vi2可例如为应用于串行高级技术附件(SerialAdvancedTechnologyAttachment,SATA)标准的信号，然并不以此为限，差动输入信号Vi1与Vi2亦可例如为其它传输速率大于等于6Gb/s的信号或小于6Gb/s的信号。在本实施例中，电流源电路104可包括晶体管M7，其耦接于差动放大器102的电源端与接地之间，晶体管M7的栅极则用以接收偏压电压Vb。此外，本实施例的输出级电路可包括晶体管M8～M11，其中晶体管M8、M10为P型晶体管，晶体管M9、M11为N型晶体管，晶体管M8、M9串接于电源电压VDD与接地之间，晶体管M8的栅极耦接差动放大器102的第一输出端，晶体管M9的栅极耦接晶体管M11的栅极且与晶体管M9的漏极相耦接。晶体管M10与M11耦接于电源电压VDD与接地之间，晶体管M10的栅极耦接差动放大器102的第二输出端，且晶体管M10与M11的共同接点作为高速内部迟滞型比较器的输出端。高速内部迟滞型比较器可比较差动放大器102所接收的差动输入信号Vi1、Vi2，而于其输出端输出比较信号Vout。其中，通过在差动放大器102的有源负载的晶体管M1与M3的栅极分别设置阻抗提供单元IM1与IM2，以提高晶体管M6工作在主动区时的高频增益，加快高速内部迟滞型比较器的响应速本文档来自技高网...

【技术保护点】
1.一种高速内部迟滞型比较器，包括：一差动放大器，包括：一有源负载，耦接该差动放大器的电源端以及输出端，该有源负载包括：一第一晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第一输出端；一第二晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第二输出端，该第二晶体管的控制端还耦接该第一晶体管的第二端；一第一阻抗提供单元，耦接于该第一晶体管的控制端与该第二晶体管的控制端之间，提供一第一阻抗；一第三晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第二输出端；一第四晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第一输出端，该第四晶体管的控制端还耦接该第三晶体管的第二端；以及一第二阻抗提供单元，耦接于该第三晶体管的控制端与该第四晶体管的控制端之间，提供一第二阻抗。

【技术特征摘要】
2018.01.10 TW 1071010011.一种高速内部迟滞型比较器，包括：一差动放大器，包括：一有源负载，耦接该差动放大器的电源端以及输出端，该有源负载包括：一第一晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第一输出端；一第二晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第二输出端，该第二晶体管的控制端还耦接该第一晶体管的第二端；一第一阻抗提供单元，耦接于该第一晶体管的控制端与该第二晶体管的控制端之间，提供一第一阻抗；一第三晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第二输出端；一第四晶体管，其第一端与第二端分别耦接该差动放大器的电源端与该差动放大器的第一输出端，该第四晶体管的控制端还耦接该第三晶体管的第二端；以及一第二阻抗提供单元，耦接于该第三晶体管的控制端与该第四晶体管的控制端之间，提供一第二阻抗。2.如权利要求1所述的高速内部迟滞型...

【专利技术属性】
技术研发人员：王维宇，魏郁忠，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾,71