半导体装置制造方法及图纸

本发明专利技术公开一种半导体装置，包含基底、多个主动区、多个位线与多个虚置位线。基底包含有存储器区与周边区。多个主动区是定义在基底上，而多个位线则是彼此平行且分隔地设置在基底上，并位于存储器区内且横跨主动区。多个虚置位线设置在位线的一侧，虚置位线彼此连接且各虚置位线之间具有不同的间距。

Semiconductor device

The invention discloses a semiconductor device which comprises a substrate, a plurality of active regions, a plurality of bit lines and a plurality of virtual bit lines. The substrate includes a memory area and a peripheral area. Multiple active zones are defined on a substrate, and multiple bitlines are set parallel and separately on the substrate, and are located in the memory area and across the active zone. A plurality of virtual bit lines are arranged on one side of the bit line, and the virtual bit lines are connected with each other and have different spacing between the virtual bit lines.

【技术实现步骤摘要】
半导体装置
本专利技术涉及一种半导体装置，特别是涉及一种随机动态处理存储器元件。
技术介绍
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamicrandomaccessmemory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及位线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
技术实现思路
本专利技术的一目的在于提供一种半导体装置，其是在位线的一侧设置有多个具等电位的虚置位线，各虚置位线至少一端相互连接以避免影响该半导体装置的存储器区(cellregion)的制作工艺裕度(processwindow)。为达上述目的，本专利技术的一实施例提供一种半导体装置，其包含一基底、多个主动区、多个位线与多个虚置位线。该基底包含有一存储器区与一周边区。该些主动区是定义在该基底上，而该些位线则是彼此平行且分隔地设置在该基底上，并位于该存储器区内且横跨该些主动区。该些虚置位线设置在该些位线的一侧，该些虚置位线彼此连接且其间具有不同的间距。本专利技术的半导体元件是在位线的一侧进一步设置有多个虚置位线，该些虚置位线至少是部分位于该基底的周边区域内，并且，可具有不同的间距与宽度。该些虚置位线因相对于该位线具有较大的宽度与间距，因而在进行该位线的光刻蚀刻制作工艺时，其不会受到该些虚置位线的影响。此外，各该虚置位线的至少一端是彼此连接或交替连接，使该些虚置位线例如是呈现一封闭的矩形状、连续的回路状等，由此，各虚置位线可通过单一各形成于其上的插塞而向外连接至一主动元件，而可具有一等电位。同时，该些虚置位线的各种样态可使该半导体装置的空间配置可较为宽裕，而避免该些虚置位线的制作工艺影响该半导体装置中其他元件的制作工艺裕度。附图说明图1为本专利技术第一较佳实施例中半导体装置的示意图；图2为本专利技术第二较佳实施例中半导体装置的示意图；图3为本专利技术第三较佳实施例中半导体装置的示意图；图4为本专利技术第四较佳实施例中半导体装置的示意图。主要元件符号说明100基底101主动区102存储器区103浅沟槽隔离104周边区110字符线200位线220、220a虚置位线221、221a、221b、221c、221d连接部300、310插塞D1第三方向D2第二方向L1、L2长度W、W1、W2、W3宽度P、P1、P2间距具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个较佳实施例，并配合所附附图，详细说明本专利技术的构成内容及所欲达成的功效。请参照图1，所绘示者为本专利技术第一较佳实施例中半导体装置的示意图。本实施例的半导体装置例如是一存储器单元(memorycell)，如随机动态处理存储器(dynamicrandomaccessmemory,DRAM)元件，该存储器元件包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为DRAM阵列中的最小组成单元并接收来自于位线(bitline,BL)200及字符线(wordline,WL)110的电压信号。在本实施例中，该存储器元件包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，且基底100上定义有一存储器区(cellregion)102及一周边区(peripheryregion)104。基底100内还形成有至少一浅沟槽隔离shallowtrenchisolation,STI)103，而可在基底100上定义出彼此平行且沿着一第一方向(未绘示)延伸的多个主动区(activearea,AA)101，如图1所示。其中，主动区101是同时形成在基底100的存储器区102及周边区104内，但不以此为限。在另一实施例中，也可使该些主动区(未绘示)仅形成在基底100的存储器区102内，而不形成在周边区104。此外，基底100内还进一步形成有多个埋藏式栅极(未绘示)，相互平行地沿着不同于该第一方向的一第二方向D2延伸，该些埋藏式栅极其实是横跨主动区101的下方，而作为该存储器元件的埋藏式字符线(buriedwordline,BWL)110。另一方面，基底100上设置有多个位线200，其是相互平行地朝向不同于该第一方向及第二方向D2的一第三方向D1延伸，而可同时横跨基底100上的各主动区101与基底100内的埋藏式字符线110。其中，第三方向D1较佳是与第二方向D2垂直，如图1所示。在一实施例中，各位线200较佳是皆设置在基底100的存储器区102内，并包含一半导体层(未绘示)、一阻障层(未绘示)与一金属层(未绘示)，其中，部分位线200下方还形成有一位线接触插塞(bitlinecontact,BLC,未绘示)，其较佳是介于基底100内的两埋藏式字符线110之间，以电连接至该晶体管元件的一源极/漏极区(未绘示)。具体来说，各位线200是彼此分隔设置而具有一直线状(stripeshape)，且各位线200之间较佳是具有相同的间距(pitch)P与宽度W，但不以此为限。而各位线200上方的一绝缘层(未绘示)内则设置有电连接各位线200的插塞300，由此，将位线200电连接至一外部电路。需注意的是，在一实施例中，插塞300是左右交替地设置在相邻的位线200上。举例来说，插塞300例如是设置在一位线200的一侧，例如是左侧，而电连接其两侧位线200的插塞300则是设置在两位线200的相对侧，例如是右侧，如图1所示。然而，在其他实施例中，各插塞(未绘示)也可设置在其他合适的位置来电连接各位线200。在本实施例中，位线200的一侧进一步设置有多个虚置位线(dummybitline)220，且至少一部分的虚置位线220是位于基底100的周边区104。其中，虚置位线220可具有与位线200间距P相同的一间距P1或是大于位线200间距P的一间距P2，且各虚置位线220之间的间距可相同，或是如图1所示而具有不同的间距P1、P2。举例来说，靠近位线200的虚置位线220较佳具有较小的一间距，例如是与位线200间距P相同的间距P1，而越远离位线200的虚置位线220则可具有较大的间距，例如是大于位线200间距P的间距P2，如图1所示。另一方面，虚置位线220可具有与位线200宽度W相同的一宽度W1或是大于位线200宽度W的一间距W2，且各虚置位线220也可选择具有相同或不同的宽度W1、W2。举例来说，靠近位线200的虚置位线220较佳具有较小的宽度，例如是与位线200宽度W相同的宽度W1，而越远离位线200的虚置位线220则可具有较大的宽度，例如是大于位线200宽度W的宽度W2，如图1所示。需注意的是，虚置位线220的两端分别向外延伸有一连接部221，连接部221是朝向第二方向D2延伸，而可连接各虚置位线220的两本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于包含：基底，包含存储器区与周边区；多个主动区，定义在该基底上；多个位线，彼此平行且分隔地设置在该基底上，该些位线位于该存储器区内且横跨该些主动区；以及多个虚置位线，设置在该些位线的一侧，其中该些虚置位线彼此连接且其间具有不同的间距。

【技术特征摘要】
1.一种半导体装置，其特征在于包含：基底，包含存储器区与周边区；多个主动区，定义在该基底上；多个位线，彼此平行且分隔地设置在该基底上，该些位线位于该存储器区内且横跨该些主动区；以及多个虚置位线，设置在该些位线的一侧，其中该些虚置位线彼此连接且其间具有不同的间距。2.依据权利要求1所述的半导体装置，其特征在于，各虚置位线的一端彼此互相连接。3.依据权利要求2所述的半导体装置，其特征在于，各虚置位线的另一端也彼此互相连接。4.依据权利要求1所述的半导体装置，其特征在于，各虚置位线具有不同的宽度，最远离该些位线的该虚置位线相较于其他虚置位线具有最大的一宽度。5.依据权利要求1所述的半导体装置，其特征在于，最远离该些位线的该虚置位线相较于其他虚置位线具有最大的一间距。6.依据权利要求1所述的半导体装置，其...

【专利技术属性】
技术研发人员：冯立伟，王嫈乔，蔡综颖，陈凯评，何建廷，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71