集成电路和电子设备制造技术

本发明专利技术涉及集成电路。提供能够抑制逻辑块间的信号延迟的集成电路。集成电路具备：分别具有第一逻辑块和包含第一开关电路的第一开关块的第一至第三基本单元；第一布线，将第一基本单元的第一开关电路和第一逻辑块连接；第二布线，将第一基本单元的第一开关电路和第二基本单元的第一开关电路连接；第三布线，将第一基本单元的第一开关电路和第三基本单元的第一开关电路直接连接；第四布线，将第二基本单元的第一开关电路和第一逻辑块连接；第五布线，将第二基本单元的第一开关电路和第三基本单元的第一开关电路连接；以及第六布线，将第三基本单元的第一开关电路和第一逻辑块连接，第三布线与第二基本单元的第一开关电路的输入端子之一连接。

Integrated circuits and electronic devices

The invention relates to an integrated circuit. An integrated circuit capable of suppressing signal delay between logic blocks is provided. The integrated circuit has: the first to third basic units with first logic block and first switch block including the first switch circuit; first wiring, connecting the first switch circuit of the first basic unit with the first logic block; second wiring, the first switch circuit of the first basic unit and the first of the second basic unit. A switch circuit connection; third wiring, connecting the first switch circuit of the first basic unit to the first switch circuit of the third basic unit; fourth wiring, connecting the first switch circuit of the second basic unit with the first logic block; fifth wiring, the first switch circuit and the third basic unit of the second basic unit. The first switch circuit connection, and the sixth wiring, connect the first switch circuit of the third basic unit with the first logic block, and the third wiring is connected with one of the input terminals of the first switch circuit of the second basic unit.

【技术实现步骤摘要】
集成电路和电子设备相关申请的交叉引用本申请基于并要求申请日为2017年1月26日的日本专利申请No.2017－012346的优先权，其全部内容作为参考被包含在本文中。
本专利技术的实施方式涉及一种集成电路和电子设备。
技术介绍
FPGA(FieldProgrammableGateArray：现场可编程门阵列)是能够实现任意逻辑功能的集成电路。FPGA具有进行任意逻辑运算的逻辑块和对逻辑块间的布线连接进行转换的开关块。逻辑块具有至少一个查找表电路，该查找表电路根据输入而输出存储器中存储的值。可以通过重写该存储器而在查找表电路中安装布线的转换功能。如后所述，逻辑块间的信号传递经由多个开关块来进行。因此，在经由许多开关块传递信号时存在信号延迟增大的问题。
技术实现思路
本实施方式提供一种能够抑制逻辑块间的信号延迟的集成电路和电子设备。本实施方式涉及的集成电路具备：第一基本单元、第二基本单元和第三基本单元(tile)，所述第二基本单元位于所述第一基本单元和所述第三基本单元之间，各基本单元具有进行逻辑运算的第一逻辑块以及第一开关块，所述第一开关块包含第一开关电路，所述第一开关电路具有：矩阵状排列的双端开关元件、与配置在同一列的双端开关元件的一个端子连接的输入端子以及与排列在同一行的双端开关元件的另一个端子连接的输出端子；第一布线，将所述第一基本单元的所述第一开关电路和所述第一基本单元的所述第一逻辑块连接；第二布线，将所述第一基本单元的所述第一开关电路和所述第二基本单元的所述第一开关电路连接；第三布线，将所述第一基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路直接连接；第四布线，将所述第二基本单元的所述第一开关电路和所述第二基本单元的所述第一逻辑块连接；第五布线，将所述第二基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路连接；以及第六布线，将所述第三基本单元的所述第一开关电路和所述第三基本单元的所述第一逻辑块连接，所述第三布线与所述第二基本单元的所述第一开关电路的输入端子之一连接。根据这样构成的集成电路，能够抑制逻辑块间的信号延迟。附图说明图1示出FPGA的结构。图2是示出逻辑块的构成的一例的框图。图3A是示出硬宏的一例的图。图3B是示出硬宏的其他例子的图。图4是示出基本单元的一例的图。图5是示出多路复用器的一例的图。图6是示出多路复用器的其他例子的图。图7是示出横向排列3个基本单元的FPGA的图。图8是用于在图7所示的FPGA中对信号延迟进行说明的图。图9是示出消除信号延迟的开关块的一例的图。图10是示出使用了图9所示的开关块的FPGA的图。图11是说明图10所示的FPGA的问题的图。图12是说明图10所示的FPGA的问题的图。图13是示出第一实施方式涉及的集成电路的基本单元的电路图。图14是示出第一实施方式的开关块中包含的交叉点型开关电路的图。图15是示出交叉点型开关电路的一例的电路图。图16是示出包含写入电路的开关电路的电路图。图17是对图16所示的开关电路的写入进行说明的图。图18是示出第一实施方式的集成电路的电路图。图19是对图18所示的集成电路的效果进行说明的图。图20是示出第一实施方式的第一变形例涉及的集成电路的电路图。图21是示出第一实施方式的第二变形例涉及的集成电路的电路图。图22是示出第一实施方式的第三变形例涉及的集成电路的电路图。图23是示出第二实施方式涉及的电子设备的框图。附图标记的说明1011～1044……双端开关元件、201～204……晶体管、221～224……逆变器、251～254……晶体管、261～264……截止晶体管、281～284……逆变器、331～334……列布线、351～354……行布线、100……FPGA、110……基本块、120……逻辑块、122……LUT、124……存储器、126、126a、126b……FF、128……硬宏、128a、128a1、128a2……半加器、128b……全加器、129a……AND门、129b……XOR门、129c……OR门、130……开关块、130A、130B……开关电路、131a、131b……MUX电路、1331～13310……列布线、1351～13512……行布线、In1～In4……输入信号、Out1～Out4……输出信号、260……行选择驱动器、270……行写入电源选择电路、280……列选择驱动器、290……列写入电源选择电路具体实施方式本实施方式涉及的集成电路具备：第一基本单元、第二基本单元和第三基本单元，所述第二基本单元位于所述第一基本单元和所述第三基本单元之间，各基本单元具有进行逻辑运算的第一逻辑块以及第一开关块，所述第一开关块包含第一开关电路，所述第一开关电路具有：矩阵状排列的双端开关元件、与配置在同一列的双端开关元件的一个端子连接的输入端子以及与排列在同一行的双端开关元件的另一个端子连接的输出端子；第一布线，将所述第一基本单元的所述第一开关电路和所述第一基本单元的所述第一逻辑块连接；第二布线，将所述第一基本单元的所述第一开关电路和所述第二基本单元的所述第一开关电路连接；第三布线，将所述第一基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路直接连接；第四布线，将所述第二基本单元的所述第一开关电路和所述第二基本单元的所述第一逻辑块连接；第五布线，将所述第二基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路连接；以及第六布线，将所述第三基本单元的所述第一开关电路和所述第三基本单元的所述第一逻辑块连接，所述第三布线与所述第二基本单元的所述第一开关电路的输入端子之一连接。在对实施方式进行说明之前，对得到本专利技术的经过进行说明。首先，对普通的FPGA的结构进行说明。如图1所示，一般而言，FPGA100具有配置成阵列状的多个基本单元110。各基本单元110与邻接的基本单元110之间通过布线进行连接。各基本单元110具备逻辑块(以下也称为LB(LogicBlock))120和开关块130(以下也称为SB(SwitchBlock))。逻辑块120是进行逻辑运算的块，其基本结构使用了安装有真值表的查找表而形成。各开关块130对与邻接的基本单元110进行连接的布线的连接/非连接进行控制，使得能够向任意方向传递信号。此外，各开关块130也进行与逻辑块120的连接。逻辑块120和开关块130能够根据各自的配置存储器中存储的数据进行连接控制。例如图2所示，逻辑块120具有查找表电路122(以下也称为LUT电路122)和存储器124。该LUT电路122根据输入而输出存储器124中存储的信息。可以通过重写该存储器124中存储的信息而在LUT电路122中安装任意功能。除此以外，逻辑块120也有时包含触发器电路126a、126b和硬宏128。触发器电路126a与LUT电路122的输出端子连接，触发器电路126b与逻辑块120的输入端子直接连接。在此，硬宏128是预先设计的电路组。例如图3所示，作为硬宏128的一例，例举由AND门129a和XOR(异或)门129b构成的半加器128a。此外，作为其他例子，如图3B所示，例举由半加器128a1、128a2和OR门129c构成的全加器128b。开关块130例如包含本文档来自技高网...

【技术保护点】
1.一种集成电路，其中，具备：第一基本单元、第二基本单元和第三基本单元，所述第二基本单元位于所述第一基本单元和所述第三基本单元之间，各基本单元具有进行逻辑运算的第一逻辑块以及第一开关块，所述第一开关块包含第一开关电路，所述第一开关电路具有：矩阵状排列的双端开关元件、与配置在同一列的双端开关元件的一个端子连接的输入端子以及与排列在同一行的双端开关元件的另一个端子连接的输出端子；第一布线，将所述第一基本单元的所述第一开关电路和所述第一基本单元的所述第一逻辑块连接；第二布线，将所述第一基本单元的所述第一开关电路和所述第二基本单元的所述第一开关电路连接；第三布线，将所述第一基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路直接连接；第四布线，将所述第二基本单元的所述第一开关电路和所述第二基本单元的所述第一逻辑块连接；第五布线，将所述第二基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路连接；以及第六布线，将所述第三基本单元的所述第一开关电路和所述第三基本单元的所述第一逻辑块连接，所述第三布线与所述第二基本单元的所述第一开关电路的输入端子之一连接。

【技术特征摘要】
2017.01.26 JP 2017-0123461.一种集成电路，其中，具备：第一基本单元、第二基本单元和第三基本单元，所述第二基本单元位于所述第一基本单元和所述第三基本单元之间，各基本单元具有进行逻辑运算的第一逻辑块以及第一开关块，所述第一开关块包含第一开关电路，所述第一开关电路具有：矩阵状排列的双端开关元件、与配置在同一列的双端开关元件的一个端子连接的输入端子以及与排列在同一行的双端开关元件的另一个端子连接的输出端子；第一布线，将所述第一基本单元的所述第一开关电路和所述第一基本单元的所述第一逻辑块连接；第二布线，将所述第一基本单元的所述第一开关电路和所述第二基本单元的所述第一开关电路连接；第三布线，将所述第一基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路直接连接；第四布线，将所述第二基本单元的所述第一开关电路和所述第二基本单元的所述第一逻辑块连接；第五布线，将所述第二基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路连接；以及第六布线，将所述第三基本单元的所述第一开关电路和所述第三基本单元的所述第一逻辑块连接，所述第三布线与所述第二基本单元的所述第一开关电路的输入端子之一连接。2.根据权利要求1所述的集成电路，其中，进一步具备：第四基本单元，位于所述第二基本单元和所述第三基本单元之间，所述第四基本单...

【专利技术属性】
技术研发人员：小田圣翔，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本,JP