一种后栅无结与非门闪存存储器及其制作方法技术

本发明专利技术提供一种后栅无结与非门闪存存储器及其制作方法，所述存储器包括：衬底、绝缘层、二维半导体材料沟道层、碳纳米管栅阵列、栅俘获结构、保护层、源接触电极和漏接触电极。所述栅俘获结构包括隧道层、电荷俘获层及阻挡层，其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管栅阵列中碳纳米管的外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分。本发明专利技术的后栅无结与非门闪存存储器采用二维半导体材料水平沟道，并采用了金属性碳纳米管栅阵列，且阻挡层及电荷俘获层环绕碳纳米管栅，不仅可以简化器件结构，提高存储单元密度，还可以获得更强的栅极电荷俘获性能。

A back gate non junction and non gate flash memory and its making method

The present invention provides a post gate NNP flash memory memory and its fabrication method. The memory comprises a substrate, an insulating layer, a two-dimensional semiconductor material channel layer, a carbon nanotube grid array, a gate capture structure, a protective layer, a source contact electrode and a leaky contact electrode. The gate capture structure comprises a tunnel layer, a charge capture layer and a barrier layer, wherein the tunnel layer is located above the channel layer, and the barrier layer surrounds the outer side of the carbon nanotube array in the carbon nanotube array array, the charge capture layer includes a first part around the outer surface of the barrier layer and the tunnel layer. The second part that is contacted with the first part. The rear gate free NAND gate flash memory of the invention adopts a two-dimensional semiconductor material horizontal channel, and uses a metal carbon nanotube grid array. The barrier layer and the charge capture layer encircling the carbon nanotube grid can not only simplify the structure of the device, improve the density of the storage unit, but also obtain a stronger grid charge capture performance.

【技术实现步骤摘要】
一种后栅无结与非门闪存存储器及其制作方法
本专利技术属于集成电路
，涉及一种后栅无结与非门闪存存储器及其制作方法。
技术介绍
对于不同架构的与非门(NAND)存储器来说，按照存储层的材料划分可以分为三维浮栅存储器和三维电荷俘获存储器。前者主要由美国美光公司所推介，2015年底完成了技术上的准备，由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于后者三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。台湾旺宏推出的基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015年推出了48层256Gb的产品。三星电子垂直沟道型三维电荷俘获存储器单元也是基于无结场效应晶体管结构。该芯片具有24层堆叠的字线(WL)。除最底层的单元选择晶体管为常规反型工作模式，其余每个字单元晶体管均为基于电荷捕获闪存无结薄膜晶体管(JLChargeTrapFlashThin-filmTransistor,JL-CTFTFT)。该器件关闭时要求多晶硅薄膜沟道(管状)处于全耗尽状态；因此，多晶硅薄膜厚度(TCH)要尽量薄。此外，进一步增加存储单元密度的强劲需求，也在不断推动缩小多晶硅薄膜沟道TCH。与工作在反型模式(IM)的器件相比，该产品表现出更优异的性能，可提供更快速的写入/擦除(P/E)速度，更大的内存窗口(>12V)，和更好的耐力(＞104次)；在150℃测试条件下，还具有优良的10年数据保留能力。更为出色的是该器件开关电流比大于108，同时具备非常陡峭的亚阈值摆幅。但是器件沟道材料采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜厚度(TCH)要尽量薄，工艺很难兼顾，影响产品良率。硅(Si)晶体管被预测其栅极长度无法缩小到低于5纳米，因为届时其会出现严重的短沟道效应。作为硅的替代品，某些层状半导体因具有均匀的单原子层厚度、较低的介电常数、更大的带隙以及更重的有效载流子质量等特性使其更具吸引力，允许更小的栅极控制其电流。Sujay等人展示了一种栅极长度仅1nm的MoS2晶体管，这种晶体管采用单壁碳纳米管作为栅极电极，其中，直径为1nm的单根碳纳米管嵌入位于MoS2薄层(0.65nm厚)下ZrO2薄膜中。这些超短器件表现出优异的开关特性，例如：摆动幅度约为65mV/dec的亚阈值，以及约106的开关电流比。仿真结果显示其有效沟道长度在关状态时约3.9纳米，开状态约1纳米。(ScienceDOI:10.1126/science.aah4698)因此，如何提供一种新的与非门闪存存储器及其制作方法，以利用二维半导体材料及碳纳米管的优点，进一步提高存储器的性能，并降低工艺难度，成为本领域技术人员亟待解决的一个重要技术问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种后栅无结与非门闪存存储器及其制作方法，用于解决现有技术中与非门闪存存储器体积较大，结构复杂，工艺难度高的问题。为实现上述目的及其他相关目的，本专利技术提供一种后栅无结与非门闪存存储器，包括：衬底；绝缘层，位于所述衬底之上；沟道层，位于所述绝缘层之上，采用二维半导体材料；碳纳米管栅阵列，悬设于所述沟道层上方，包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；栅俘获结构，包括隧道层、电荷俘获层及阻挡层；其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；保护层，覆盖所述栅俘获结构；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述沟道层连接。可选地，还包括若干分别引出各碳纳米管的栅接触电极。可选地，所述碳纳米管为金属性碳纳米管。可选地，所述碳纳米管管径为0.75～3nm，长度为100nm～50μm。可选地，所述存储器包括多个串行，每个串行中均包括存储单元串及分别连接于所述存储单元串两端的无结开关晶体管；所述存储单元串包括若干串联连接的存储单元晶体管；其中，所述碳纳米管栅阵列与所述串行相对应，所述碳纳米管栅阵列中各碳纳米管分别作为所述串行中各晶体管的栅电极。可选地，连接于所述存储单元串两端的无结开关晶体管分别为串选择晶体管与地选择晶体管。可选地，所述碳纳米管栅阵列中，各碳纳米管在一个水平面内平行排列。可选地，所述二维半导体材料选自MoS2、WS2、ReS2及SnO中的任意一种。可选地，所述电荷俘获层的材料包括氮化物及氧化铪中的至少一种，所述阻挡层与所述隧道层的材料均为介电常数大于3.9的高K介质。本专利技术还提供一种后栅无结与非门闪存存储器的制作方法，包括如下步骤：提供一衬底，在所述衬底上自下而上依次形成绝缘层、二维半导体材料沟道层及隧道层；于所述隧道层上形成牺牲层；于所述牺牲层上形成碳纳米管栅阵列；所述碳纳米管栅阵列包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；对所述牺牲层进行湿法腐蚀，使所述碳纳米管栅阵列悬空，并保留位于所述碳纳米管轴向两端的部分牺牲层作为支撑层；形成环绕所述碳纳米管外侧面的阻挡层；形成电荷俘获层；所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；形成覆盖所述电荷俘获层的保护层；形成分别位于所述碳纳米管栅阵列两端且与所述沟道层连接的源接触电极和漏接触电极，并形成分别引出各碳纳米管的栅接触电极。可选地，采用化学气相沉积法在所述牺牲层上形成所述碳纳米管栅阵列，其中，所述牺牲层的材料包括碳纳米管生长催化剂材料。可选地，所述碳纳米管生长催化剂材料包括Ni、Ag、Fe、Co中的一种或多种。可选地，形成所述源接触电极和漏接触电极的方法包括步骤：形成贯穿所述保护层、电荷俘获层及隧道层的通孔，并于所述通孔中填充导电材料。可选地，形成所述栅接触电极的方法包括步骤：形成贯穿所述保护层、电荷俘获层及阻挡层的通孔，并于所述通孔中填充导电材料。如上所述，本专利技术的后栅无结与非门闪存存储器及其制作方法，具有以下有益效果：本专利技术的后栅无结与非门闪存存储器采用金属性碳纳米管栅阵列，利用碳纳米管作为存储单元晶体管的栅电极，显著减小了栅极尺寸，有利于提高存储单元密度；本专利技术的后栅无结与非门闪存存储器还采用栅极电荷俘获的方式，并以二维半导体材料沟道代替传统的硅掺杂沟道，使得碳纳米管栅极对沟道电流的控制更为容易；并且由于采用了水平沟道形式，相对于现有的垂直沟道型存储器，本专利技术的存储器结构更为简单。本专利技术的后栅无结与非门闪存存储器的制作方法采用后栅工艺，即先制作二维半导体材料沟道层，后制作碳纳米管栅极阵列，可以得到环绕碳纳米管栅极的阻挡层及电荷俘获层，可以进一步提高栅极电荷俘获能力。附图说明图1显示为本专利技术的后栅无结与非门闪存存储器的结构示意图。图2显示为本专利技术的后栅无结与非门闪存存储器的制作方法在衬底上自下本文档来自技高网...

【技术保护点】
1.一种后栅无结与非门闪存存储器，其特征在于，包括：衬底；绝缘层，位于所述衬底之上；沟道层，位于所述绝缘层之上，采用二维半导体材料；碳纳米管栅阵列，悬设于所述沟道层上方，包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；栅俘获结构，包括隧道层、电荷俘获层及阻挡层；其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；保护层，覆盖所述栅俘获结构；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述沟道层连接。

【技术特征摘要】
1.一种后栅无结与非门闪存存储器，其特征在于，包括：衬底；绝缘层，位于所述衬底之上；沟道层，位于所述绝缘层之上，采用二维半导体材料；碳纳米管栅阵列，悬设于所述沟道层上方，包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；栅俘获结构，包括隧道层、电荷俘获层及阻挡层；其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；保护层，覆盖所述栅俘获结构；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述沟道层连接。2.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：还包括若干分别引出各碳纳米管的栅接触电极。3.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述碳纳米管为金属性碳纳米管。4.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述碳纳米管管径为0.75～3nm，长度为100nm～50μm。5.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述存储器包括多个串行，每个串行中均包括存储单元串及分别连接于所述存储单元串两端的无结开关晶体管；所述存储单元串包括若干串联连接的存储单元晶体管；其中，所述碳纳米管栅阵列与所述串行相对应，所述碳纳米管栅阵列中各碳纳米管分别作为所述串行中各晶体管的栅电极。6.根据权利要求5所述的后栅无结存储器结构，其特征在于：连接于所述存储单元串两端的无结开关晶体管分别为串选择晶体管与地选择晶体管。7.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述碳纳米管栅阵列中，各碳纳米管在一个水平面内平行排列。8.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述二维半导体材料选自MoS2、WS2、ReS2及SnO中的任意一种。9...

【专利技术属性】
技术研发人员：肖德元，
申请(专利权)人：上海新昇半导体科技有限公司，
类型：发明
国别省市：上海,31