用于对集成模块的电流消耗进行管理的设备和方法技术

一种电子设备包括逻辑电路和辅助电路。该逻辑电路包括耦合到电源电压端子的第一端子、旨在耦合到参考电压端子的第二端子和被配置为递送处于高状态或低状态的信号的输出端子。该辅助电路耦合在第一端子和第二端子之间，并且被配置为在输出端子上的信号每次改变状态时，在第一端子和第二端子之间随机地生成或不生成附加电流。

【技术实现步骤摘要】
用于对集成模块的电流消耗进行管理的设备和方法相关申请的交叉参考本申请要求于2017年1月3日提交的法国申请No.1750027的优先权，该申请通过引用在此并入。
本专利技术的实现和实施方式涉及一种用于对集成模块的电流消耗进行管理的设备和方法。
技术介绍
图1示出了耦合在第一端子B1和第二端子B2之间反相器类型的逻辑电路CL，其中第一端子B1旨在接收电源电压Vdd，第二端子B2旨在接收参考电压，例如此处为地GND。逻辑电路通常包括输入端子E和输出端子S。输出端子S在此处可以耦合到集成电路CI的另一部件的输入(未示出)，例如耦合到另一反相器。归因于例如另一反相器的晶体管的栅极电容，该耦合可能生成寄生电容。在图1中，该寄生电容已由第一电容器C1代表。逻辑电路CL通常包括与PMOS晶体管TP1串联耦合在第一端子B1和第二端子B2之间的NMOS晶体管TN1。逻辑电路的输入端子E耦合到两个晶体管的栅极，以及输出端子S耦合到两个晶体管公共的节点，此处是PMOS晶体管TP1的漏极和NMOS晶体管TN1的漏极公共的节点。因此，当存在于输入端子E上的信号从高状态向低状态转变时，PMOS晶体管TP1导通，而NMOS晶体管TN1截止。电容器C1继而借助于流经PMOS晶体管TP1的电流IC1充电。由于电容器的充电时间非常短，因此该电流可以被比作充电电流峰值Ic1。此外，两个晶体管的同时切换在短时间间隔期间会造成端子B1和B2之间的短路。该时间间隔的长度随着切换速度的降低而增大。因此，每次晶体管切换时，短路电流峰值Ic2会通过两个晶体管TP1和TN1在第一端子B1和第二端子B2之间流动。在输出端子S递送的信号从低状态向高状态转变期间所生成的电流峰值可以与从高状态向低状态转变期间所生成的电流峰值的值具有不同的值。在存在于输入端子E上的信号从高状态向低状态转变期间，逻辑电路CL消耗的电流高于其在信号从低状态向高状态转变期间消耗的电流，因为在第一种情况下，消耗的电流是对电容器C1充电的电流Ic1与短路电流之和，而在第二种情况下，消耗的电流仅对应于短路电流Ic2。因此，通过例如使用电磁探测和专用算法对包括一个或多个逻辑门的集成电路的电流消耗进行分析，可以获得关于所执行的操作和关于所操纵的数据和/或关于他们的出现的信息。因此，建议尽可能多地掩蔽(mask)集成电路的电流消耗。已经存在用于掩蔽集成电路的电流消耗的解决方案，诸如，例如双轨技术，该技术通过生成与电路的逻辑电路实际消耗的电流互补的电流来平滑集成电路的电流消耗。故此，这个解决方案是有局限性的，因为它也意味着掩蔽逻辑门的电流消耗，而该消耗是不需要掩蔽的。此外，这种技术的成本昂贵，因为它需要将集成电路中的逻辑门数量加倍。
技术实现思路
本专利技术的实现和实施方式涉及集成电路，且具体地但并非排他性地包括逻辑电路的集成电路，并且尤其涉及在操作中对这种类型电路的电流消耗的管理，例如目的在于掩蔽此电流消耗。因此，根据一个实施方式，提供了一种技术，用于使用允许掩蔽被集中在逻辑电路上的简单手段，来掩蔽集成到集成电路中的逻辑电路的电流消耗。根据一个方面，提供了一种用于对逻辑电路的电流消耗进行管理的方法，该逻辑电路提供在第一端子和第二端子之间，并包括至少一个输出端子，其中在由逻辑电路的至少一个输出端子所递送的信号改变状态时，在第一端子和第二端子之间随机地生成或不生成附加电流。根据另一方面，提供了一种电子设备，其包括至少一个逻辑电路，该逻辑电路包括旨在接收电源电压的第一端子、旨在接收参考电压的第二端子和至少一个输出端子，该输出端子被配置为递送能够处于高状态或处于低状态的信号。该设备包括耦合在第一端子和第二端子之间的至少一个辅助电路，并且被配置为在输出端子上的信号每次改变状态时，在第一端子和第二端子之间随机地生成或不生成附加电流。因此，逻辑电路的电流消耗被附加电流(其可以被比作噪声)的随机生成所掩蔽，并且更难以通过分析逻辑电路的电流消耗来推导由该逻辑电路执行的操作。集成这样逻辑电路的集成电路由此可以例如得到保护，以免受到侧信道分析。另外，通过将辅助模块耦合到逻辑电路，不需要掩蔽集成电路的整体电流消耗。具体地，可以制造包括多个逻辑电路的集成电路，其中仅某些逻辑电路耦合到辅助模块，并因此具有掩蔽的电流消耗。根据一个变体实施方式，该逻辑电路包括至少一个输入端子，并且辅助电路包括被配置为接收伪随机信号的辅助输入端子，并且包括第一辅助晶体管、至少一个第二辅助晶体管以及至少一个中间晶体管，所述第一辅助晶体管的控制电极耦合到辅助输入端子而其第一电极耦合到第一端子，所述至少一个第二辅助晶体管的控制电极耦合到逻辑电路的输出，所述至少一个中间晶体管耦合在第一辅助晶体管和至少一个第二辅助晶体管之间，并且其控制电极耦合到至少一个输入。例如，至少一个逻辑电路可以是反相器。根据可应用于包括多个输入的逻辑电路的另一变体实施方式，辅助电路包括多个中间晶体管，每个中间晶体管的栅极耦合到逻辑电路的单独输入。因此，该设备与各种类型的逻辑电路兼容。中间晶体管可以串联连接在第一辅助晶体管和第二辅助晶体管之间。至少一个逻辑电路可以包括与非(NAND)逻辑门，并且辅助电路继而包括第一中间晶体管和第二中间晶体管，第一中间晶体管的控制电极耦合到NAND门的第一输入端子，且第二中间晶体管的控制电极耦合到NAND门的第二输入端子，第一辅助晶体管、第二辅助晶体管、第一中间晶体管和第二中间晶体管串联安装在第一端子和第二端子之间。辅助电路可以包括第三辅助晶体管，第三辅助晶体管的控制电极耦合到辅助输入端子，并且中间晶体管具有相互耦合的第一电极，并且分别与第一辅助晶体管和第三辅助晶体管串联耦合。根据另一实施方式，至少一个逻辑电路包括或非(NOR)门，并且该设备包括：第一中间晶体管，其与第一辅助晶体管串联连接，且其控制电极耦合到NOR门的第一输入；第二中间晶体管，该第二中间晶体管的控制电极耦合到NOR门的第二输入，且该第二中间晶体管与第三辅助晶体管串联连接，第三辅助晶体管的控制电极耦合到伪随机信号发生器；第一辅助晶体管和第一中间晶体管与第三辅助晶体管和第二中间晶体管并联连接在电源电压端子和第一中间晶体管之间。该设备可以包括多个连接的模块。根据另一方面，提供了一种集成电路，其包括如上所述的设备。根据另一方面，提供了一种包括至少一个集成电路的系统，该系统可以例如形成芯片卡或计算机器。第一辅助晶体管和第三辅助晶体管可以是PMOS晶体管，并且第二晶体管和中间晶体管可以是NMOS晶体管。根据另一方面，提供一种包括集成电路的系统，该系统可以是芯片卡或计算机器。附图说明本专利技术的其他优点和特征将在研究了本专利技术的实施方式和实现的详细描述及附图后变得显而易见，这些实现和实施方式决不限于此，在附图中：上面描述的图1示出了常规的反相器逻辑电路；以及图2至图8示出了本专利技术的实现和实施方式。具体实施方式图2从电的角度示意性地示出了集成电路CI，其包括并入有模块MS的电子设备，该模块MS包含逻辑电路CL，该逻辑电路CL包括输入端子E和输出端子S并且耦合到辅助模块MDX。逻辑电路CL和辅助模块MDX都耦合在旨在接收电源电压Vdd的第一端子B1和旨在接收参考电压(例如，此处为地GND)的第二端子B2之本文档来自技高网...

【技术保护点】
1.一种电子设备，包括：逻辑电路，其包括耦合到电源电压端子的第一端子、耦合到参考电压端子的第二端子和被配置为递送处于高状态或低状态的信号的输出端子；以及辅助电路，其耦合在所述第一端子和所述第二端子之间，并且被配置为在所述输出端子上的所述信号的每个状态改变时，在所述第一端子和所述第二端子之间随机地生成或不生成附加电流。

【技术特征摘要】
2017.01.03 FR 17500271.一种电子设备，包括：逻辑电路，其包括耦合到电源电压端子的第一端子、耦合到参考电压端子的第二端子和被配置为递送处于高状态或低状态的信号的输出端子；以及辅助电路，其耦合在所述第一端子和所述第二端子之间，并且被配置为在所述输出端子上的所述信号的每个状态改变时，在所述第一端子和所述第二端子之间随机地生成或不生成附加电流。2.根据权利要求1所述的设备，其中所述逻辑电路包括输入端子，并且其中所述辅助电路包括：辅助输入端子，被配置为接收伪随机信号；第一辅助晶体管，其具有耦合到所述辅助输入端子的控制电极和耦合到所述第一端子的第一电极；第二辅助晶体管，其具有耦合到所述输出端子的控制电极；以及中间晶体管，其耦合在所述第一辅助晶体管和所述第二辅助晶体管之间，所述中间晶体管具有耦合到所述输入端子的控制电极。3.根据权利要求2所述的设备，其中所述第一辅助晶体管是PMOS晶体管，并且所述第二辅助晶体管和所述中间晶体管是NMOS晶体管。4.根据权利要求2所述的设备，其中所述逻辑电路包括反相器。5.根据权利要求2所述的设备，其中所述逻辑电路包括多个输入，并且所述辅助电路包括多个中间晶体管，每个中间晶体管具有耦合到所述逻辑电路的单独输入的控制端子。6.根据权利要求5所述的设备，其中所述中间晶体管串联连接在所述第一辅助晶体管和所述第二辅助晶体管之间。7.根据权利要求6所述的设备，其中所述逻辑电路包括NAND门，并且所述辅助电路包括第一中间晶体管和第二中间晶体管，所述第一中间晶体管具有耦合到所述NAND门的第一输入端子的控制电极，所述第二中间晶体管具有耦合到所述NAND门的第二输入端子的控制电极，所述第一辅助晶体管、所述第二辅助晶体管、所述第一中间晶体管和所述第二中间晶体管串联连接在所述第一端子和所述第二端子之间。8.根据权利要求5所述的设备，其中所述辅助电路包括具有耦合到所述辅助输入端子的控制电极的第三辅助晶体管，并且其中所述中间晶体管具有相互耦合的第一电极，并且分别与所述第一辅助晶体管和所述第三辅助晶体管串联耦合。9.根据权利要求8所述的设备，其中所述逻辑电路包括NOR门，并且所述辅助电路包括：与所述第一辅助晶体管串联连接的第一中间晶体管，所述第一中间晶体管具有耦合到所述NOR门的第一输入的控制电极；与所述第三辅助晶体管串联连接的第二中间晶体管，所述第二中间晶体管具有耦合到所述NOR门的第二输入的控制电极；其中所述第三辅助晶体管的控制电极耦合到所述辅助输入端子；以及其中所述第一辅助晶体管和所述第一中间晶体管与所述第三辅助晶体管和所述第二中间晶体管并联布置在所述电源电压端子和所述第二辅助晶体管之间。10.根据权利要求1所述的设备，其中所述设备包括第一模块，所述第一模块包括所述逻辑电路和所述辅助电路，所述设备还包括连接到所述第一模块的第二模块。11.根据权利要求1所述的设备，其中所述逻辑电路和所述辅助电路形成在单个集成电路中。12.根据权利要求1所述的设备，其中所述设备是芯片卡的一部分。13.根据权利要求1所述的设备，其中所述设备是计算机器的一部分。14.一种电子设备...

【专利技术属性】
技术研发人员：A·萨拉菲亚诺斯，T·奥达斯，Y·林格，J·弗特，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR