针对处理器中的高速缓存利用的无效读取制造技术

本发明专利技术涉及针对处理器中的高速缓存利用的无效读取。在实施例中，用于将高速缓存条目无效的处理器包括：至少一个处理单元；处理器高速缓存；以及直接高速缓存单元。所述直接高速缓存单元用以从第一设备接收针对所述处理器高速缓存中的第一高速缓存条目中的数据的直接读取请求；确定所述直接读取请求是否是无效读取请求；响应于所述直接读取请求是无效读取请求的确定：在不访问主存储器的情况下，将第一高速缓存条目中的数据从处理器高速缓存直接发送到第一设备；以及将处理器高速缓存中的第一高速缓存条目无效。还描述且要求保护其他实施例。

【技术实现步骤摘要】
针对处理器中的高速缓存利用的无效读取
技术介绍
实施例涉及计算机处理器，以及更特别地涉及计算机处理器中的高速缓存利用。
技术实现思路
计算设备可以包括中央处理器和主存储器（例如，处理器外部的随机存取存储器）。处理器可以从主存储器读取数据和指令，并且可以将执行结果写入到主存储器。一些处理器可以包括内部高速缓存存储器。高速缓存存储器可以储存数据块的拷贝，所述数据块也被储存在主存储器中并且可能在不远的将来被处理器所需要。附图说明图1是根据本专利技术的实施例的系统的一部分的框图。图2是根据本专利技术的实施例的处理器的框图。图3是根据本专利技术的另一个实施例的多域处理器的框图。图4是包括多个核的处理器的实施例。图5是根据本专利技术的一个实施例的处理器核的微架构的框图。图6是根据另一个实施例的处理器核的微架构的框图。图7是根据又一个实施例的处理器核的微架构的框图。图8是根据另外又一个实施例的处理器核的微架构的框图。图9是根据本专利技术的另一个实施例的处理器的框图。图10是根据本专利技术的实施例的代表性SoC的框图。图11是根据本专利技术的实施例的另一个示例SoC的框图。图12是实施例可以与其一起使用的示例系统的框图。图13是实施例可以与其一起使用的另一个示例系统的框图。图14是代表性计算机系统的框图。图15是根据本专利技术的实施例的系统的框图。图16是图示了根据实施例的被用来制造用以实行操作的集成电路的IP核开发系统的框图。图17是根据一个或多个实施例的示例系统的示图。图18是根据一个或多个实施例的示例处理器的示图。图19是根据一个或多个实施例的示例操作。图20是根据一个或多个实施例的示例序列。图21是根据一个或多个实施例的示例序列。图22是根据一个或多个实施例的示例读取操作。具体实施方式尽管参考具体的集成电路（诸如在计算平台或处理器中）描述了下述实施例，但是其他实施例也可应用到其他类型的集成电路和逻辑设备。本文中所描述的实施例的类似技术和教导可以被应用到其他类型的电路或半导体设备。例如，所公开的实施例不限于任何特定类型的计算机系统。即，公开的实施例可以被用在许多不同系统类型中，范围从服务器计算机（例如，塔式服务器、机架服务器、刀锋服务器、微服务器等）、通信系统、储存系统、任何配置的台式计算机、膝上型计算机、笔记本计算机以及平板计算机（包括2:1平板设备、平板手机等），并且还可以被用在其他设备（诸如手持式设备、片上系统（SoC）以及嵌入式应用）中。手持式设备的一些示例包括蜂窝电话，诸如智能电话、互联网协议设备、数字相机、个人数字助理（PDA）以及手持式PC。嵌入式应用可以典型地包括微控制器、数字信号处理器（DSP）、网络计算机（NetPC）、机顶盒、网络中枢、广域网（WAN）交换机、可穿戴设备或可以实行下文所教导的功能和操作的任何其他系统。尤其如此，可以在具有标准语音功能性的移动终端（诸如移动电话、智能电话和平板手机）中和/或在没有标准无线语音功能通信能力的非移动终端（诸如许多可穿戴设备、平板设备、笔记本计算机、台式计算机、微服务器、服务器等）中实行实施例。此外，本文中所描述的装置、方法和系统不限于物理计算设备，而还可以涉及软件实现方式。现在参照图1，示出的是根据本专利技术的实施例的系统的一部分的框图。如图1中示出的，系统100可以包括各种部件，包括处理器110，其如所示出的那样是多核处理器。处理器110可以经由外部稳压器160而被耦合到电源150，其可以实行第一电压转换来向处理器110提供主稳压Vreg。如看到的，处理器110可以是包括多个核120a-120n的单管芯处理器。此外，每个核可以与集成稳压器（IVR）125a-125n相关联，所述集成稳压器接收主稳压并且生成要向与IVR相关联的处理器的一个或多个代理提供的操作电压。相应地，可以提供IVR实现方式来允许对电压以及因此对每个单独核的功率和性能的细粒度控制。如此，每个核可以在独立的电压和频率下进行操作，使得能够实现很大的灵活性并且提供广阔机会以便将功率消耗与性能进行平衡。在一些实施例中，多个IVR的使用使得能够实现将部件分组到单独的功率平面中，使得功率由IVR来调节并供应到仅分组中的那些部件。在功率管理期间，当处理器被放置到某个低功率态中时，一个IVR的给定功率平面可以被掉电或断电，而另一个IVR的另一个功率平面保持活动或者被完全供电。类似地，核120可以包括独立时钟生成电路或者与独立时钟生成电路（诸如一个或多个锁相环（PLL））相关联，以独立地控制每个核120的操作频率。仍参照图1，附加的部件可以存在于处理器内，包括输入/输出接口（IF）132、另一个接口134以及集成存储器控制器（IMC）136。如看到的，这些部件中的每个可以由另一个集成稳压器125x来供电。在一个实施例中，接口132可以使得能够实现针对英特尔®快速路径互连（QPI）互连的操作，该英特尔®快速路径互连（QPI）互连在包括多个层的高速缓存一致性协议中提供点对点（PtP）链路，所述多个层包括物理层、链路层和协议层。进而，接口134可以经由外围部件互连快速（PCIeTM）协议进行通信。还示出的是功率控制单元（PCU）138，其可以包括电路，所述电路包括硬件、软件和/或固件来实行关于处理器110的功率管理操作。如看到的，PCU138经由数字接口162向外部稳压器160提供控制信息来使稳压器生成适当的稳压。PCU138还经由另一个数字接口163向IVR125提供控制信息来控制生成的操作电压（或者使对应的IVR在低电压模式中被禁用）。在各种实施例中，PCU138可以包括各种功率管理逻辑单元来实行基于硬件的功率管理。这样的功率管理可以完全是处理器控制的（例如，通过各种处理器硬件，并且其可以由工作量和/或功率、热或其他处理器约束来触发）和/或功率管理可以响应于外部源（例如平台或功率管理源或系统软件）而被实行。在图1中，PCU138被图示为被呈现为处理器的单独逻辑。在其他情况下，PCU逻辑138可以在给定的一个或多个核120上执行。在一些情况下，PCU138可以被实现为被配置成执行其自己的专用功率管理代码的微控制器（专用的或通用的）或者其他控制逻辑，所述专用功率管理代码有时被称为P码。在又一实施例中，要由PCU138实行的功率管理操作可以在处理器外部实现，诸如通过处理器外部的单独的功率管理集成电路（PMIC）或其他部件来实现。在又一实施例中，要由PCU138实行的功率管理操作可以被实现在BIOS或其他系统软件内。实施例可以特别适合于多核处理器，其中多个核中的每个可以在独立的电压和频率点处进行操作。如本文中所使用的，术语“域”被用于意指在相同电压和频率点处进行操作的硬件和/或逻辑的集合。此外，多核处理器可以进一步包括其他非核处理引擎，诸如固定功能单元、图形引擎等。这样的处理器可以包括独立域而不是核，诸如与图形引擎相关联的一个或多个域（本文中被称为图形域）以及与非核电路相关联的一个或多个域（在本文中被称为非核或系统代理）。虽然多域处理器的许多实现方式可以在单个半导体管芯上形成，但是其他实现方式也可以通过多芯片封装来实现，其中不同的域可以存在于单个封装的不同半导体管芯上。虽然为了便于说明而未示出，但理解的是，附加部件可以存在于诸如非核逻辑之本文档来自技高网...

【技术保护点】
1.一种用于将高速缓存条目无效的处理器，其包括：至少一个处理单元；处理器高速缓存；以及直接高速缓存单元，其用以：从第一设备接收针对所述处理器高速缓存中的第一高速缓存条目中的数据的直接读取请求；确定所述直接读取请求是否是无效读取请求；响应于所述直接读取请求是无效读取请求的确定：在不访问主存储器的情况下将所述第一高速缓存条目中的数据从所述处理器高速缓存直接发送到所述第一设备；将所述处理器高速缓存中的第一高速缓存条目无效。

【技术特征摘要】
2016.12.12 US 15/3755821.一种用于将高速缓存条目无效的处理器，其包括：至少一个处理单元；处理器高速缓存；以及直接高速缓存单元，其用以：从第一设备接收针对所述处理器高速缓存中的第一高速缓存条目中的数据的直接读取请求；确定所述直接读取请求是否是无效读取请求；响应于所述直接读取请求是无效读取请求的确定：在不访问主存储器的情况下将所述第一高速缓存条目中的数据从所述处理器高速缓存直接发送到所述第一设备；将所述处理器高速缓存中的第一高速缓存条目无效。2.根据权利要求1所述的处理器，所述直接高速缓存单元进一步用以：从所述第一设备接收针对所述处理器高速缓存中的第二高速缓存条目中的数据的第二直接读取请求；以及响应于所述第二直接读取请求不是无效读取请求的确定，在不将所述第二高速缓存条目无效的情况下将所述第二高速缓存条目中的数据从所述处理器高速缓存直接发送到所述第一设备。3.根据权利要求1所述的处理器，所述直接高速缓存单元进一步用以在接收到所述直接读取请求之前：从第二设备接收直接写入请求来将所述第一高速缓存条目写入到所述处理器高速缓存。4.根据权利要求3所述的处理器，所述直接高速缓存单元进一步用以：响应于所述直接写入请求，在不访问所述主存储器的情况下将所述第一高速缓存条目直接写入到所述处理器高速缓存。5.根据权利要求3所述的处理器，其中：所述第一设备是计算机；所述第二设备是储存阵列；所述处理器和所述主存储器被包括在连接到所述计算机和所述储存阵列的服务器中；以及所述直接写入请求和所述直接读取请求用以在不访问所述服务器的主存储器的情况下将所述第一高速缓存条目中的数据从所述计算机和所述储存阵列进行传送。6.根据权利要求1所述的处理器，所述直接高速缓存单元进一步用以：基于针对指示无效读取请求的值对所述处理器的寄存器进行的检查来确定所述直接读取请求是否是无效读取请求。7.根据权利要求1所述的处理器，所述直接高速缓存单元进一步用以：基于针对无效读取请求对专用命令进行的识别来确定所述直接读取请求是否是无效读取请求。8.根据权利要求1所述的处理器，其中在不被写入到所述主存储器的情况下将经无效的第一高速缓存条目从所述处理器高速缓存逐出。9.一种用于将高速缓存条目无效的方法，包括：从第一设备接收针对处理器高速缓存中的第一高速缓存条目中的数据的直接读取请求；确定所述直接读取请求是否是无效读取请求；响应于所述直接读取请求是无效读取请求的确定：在不访问主存储器的情况下，将所述第一高速缓存条目中的数据从所述处理器高速缓存直接发送到所述第一设备；以及将所述处理器高速缓存中的第一高速缓存条目无效。10.根据权利要求9所述的方法，进一步包括，在接收到所述直接读取请求之前：从第二设备接收直接写入请求来将所述第一高速缓存条目写入到所述处理器高速缓存。...

【专利技术属性】
技术研发人员：S埃迪里舒里亚，G埃迪里舒里亚，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US