芯片接地引脚连通性测试方法及装置、可读存储介质制造方法及图纸

一种芯片接地引脚连通性测试方法及装置、可读存储介质，所述测试方法包括：向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。上述方案能够提高芯片测试的覆盖度。

Chip grounding pin connectivity test method and device, readable storage medium

A chip grounding pin connectivity testing method and device and a readable storage medium. The test method includes: output driving current to the grounding pin of the chip, and control of the chip, except for the other pins outside the grounded pin, coupled with a presupposed ground channel or an external 0V voltage channel; The voltage on the ground pin is measured, and the preset clamping voltage is determined to determine whether the connection of the tested grounding pin is bad. The above scheme can improve the coverage of chip test.

【技术实现步骤摘要】
芯片接地引脚连通性测试方法及装置、可读存储介质
本专利技术涉及芯片测试领域，尤其涉及一种芯片接地引脚连通性测试方法及装置、可读存储介质。
技术介绍
连通性测试，又称为开路和短路测试，用于测试集成电路(IntegratedCircuit，IC)芯片外部的所有有效信号引脚是否与内部的电路完成基本的电性连接，包括是否存在某一信号引脚与其他信号引脚、电源引脚或者地引脚发生短路的现象，是否存在某一信号或接地引脚存在开路的现象等。传统的芯片测试方法只测试所有输入/输出(I/O)引脚与VDD和任意接地引脚之间的连通性。当IC芯片存在两个或以上接地引脚时，传统的芯片测试方法是将两个接地引脚短接并统一连接至测试板上的地(GND)通道。然而，在对存在两个甚至更多个接地引脚的IC芯片进行测试时，传统的芯片测试方法无法筛选出其中某个接地引脚连通性不良的不良芯片，更无法获知具体的哪一个接地引脚出现连通性不良的情况，测试覆盖率较低。
技术实现思路
本专利技术实施例解决的技术问题是如何提高芯片接地引脚连通性测试的覆盖率。为解决上述技术问题，本专利技术实施例提供一种芯片接地引脚连通性测试方法，包括：向所述芯片的被测接地引脚输出驱动电流并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。可选的，所述确定所述被测接地引脚是否连通性不良，包括：当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常；当所述被测接地引脚上的电压小于所述第二电压时，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。可选的，所述芯片内置有保护二极管，且所述保护二极管与所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。可选的，所述向所述芯片的被测接地引脚输出驱动电流，包括：控制预设的驱动电路与所述被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。可选的，所述驱动电路为恒流电流源。可选的，在确定所述被测接地引脚连通性不良之后，还包括：输出报警信号，以指示所述被测接地引脚连通性不良。可选的，所述输出报警信号，包括：输出包括所述被测接地引脚标识的报警信号。本专利技术实施例还提供了一种芯片接地引脚连通性测试装置，包括：控制单元，用于向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取单元，用于获取所述被测接地引脚上的电压；判定单元，用于根据所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。可选的，所述判定单元，用于：当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常；当所述被测接地引脚上的电压小于所述第二电压时，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。可选的，所述芯片内置有保护二极管，且所述保护二极管与所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。可选的，所述控制单元，用于控制预设的驱动电路与所述芯片的被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。可选的，所述驱动电路为恒流电流源。可选的，所述芯片接地引脚连通性测试装置还包括：输出单元，用于输出报警信号，以指示所述被测接地引脚连通性不良。可选的，所述输出单元，用于输出包括所述被测接地引脚标识的报警信号。本专利技术实施例还提供了一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述任一种所述的芯片接地引脚连通性测试方法的步骤。本专利技术实施例还提供了一种芯片接地引脚连通性测试装置，包括存储器和处理器，所述存储器上存储有计算机指令，所述计算机指令运行时执行上述任一种所述的芯片接地引脚连通性测试方法的步骤。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：在对芯片的接地引脚进行连通性测试时，选择被测接地引脚并向其输出驱动电流，其余的引脚与地通道或外部0V电压通道耦接。通过获取到的被测接地引脚上的电压以及预设钳位电压，即可获知被测接地引脚是否连通性不良，因此能够有效提高芯片接地引脚连通性测试的覆盖度。进一步，在检测到被测接地引脚连通性不良之后，输出报警信号，以指示测试人员当前芯片存在连通性不良的接地引脚，便于测试人员分拣出存在异常的芯片。附图说明图1是本专利技术实施例中的一种芯片接地引脚连通性测试方法的流程图；图2是本专利技术实施例中的一种芯片接地引脚连通性测试系统的结构示意图；图3是本专利技术实施例中的一种芯片接地引脚连通性测试装置的结构示意图。具体实施方式现有技术中，一些IC芯片可能存在两个甚至更多个接地引脚。采用传统的芯片测试方法对IC芯片进行测试时，通常是将多个接地引脚短接在一起，并统一连接至测试板上的地通道。然而，当多个接地引脚中存在连通性不良的接地引脚时，由于存在连通性正常的接地引脚与地通道正常连接，因此传统的芯片测试方法会判定所有的接地引脚均连通性正常，也即传统的芯片测试方法无法获知哪一个接地引脚存在连通性不良，因此存在误检测的情况，导致芯片接地引脚连通性测试准确度较低的问题。在本专利技术实施例中，在对芯片的接地引脚进行连通性测试时，选择被测接地引脚并向其输出驱动电流，其余的引脚与地通道或外部0V电压通道耦接。通过获取到的被测接地引脚上的电压以及预设钳位电压，即可获知被测接地引脚是否连通性不良，因此可以有效避免误检测情况的出现，故有效提高芯片接地引脚连通性测试的准确度及覆盖度。为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。本专利技术实施例提供了一种芯片接地引脚连通性测试方法，参照图1，以下通过具体步骤进行详细说明。在具体实施中，可以由预设的测试机台来执行本专利技术实施例中提供的芯片接地引脚连通性测试方法，或者由其他的测试系统来执行本专利技术实施例中提供的芯片接地引脚连通性测试方法。在本专利技术实施例中，芯片接地引脚连通性测试可以是指对芯片的多个接地引脚间进行连通性测试，以测试芯片的多个接地引脚间的连通性是否正常。在实际应用中可知，芯片的接地引脚的连通性为：芯片的接地引脚与其对应的衬垫之间的连接线，以及芯片的各个接地引脚对应的衬垫之间的连通性。因此，测试芯片的接地引脚的连通性是否正常，实质上是测试芯片的接地引脚与其对应的衬垫之间的连接线是否连接正常；当芯片的接地引脚与其对应的衬垫之间的连接线连接正常时，该接地引脚与其他的接地引脚连接正常。步骤S101，向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接。在具体实施中，进行引脚连通性测试的芯片可以包括两个或更多个接地引脚。在对芯片的接地引脚进行测试时，可以先选取一个接地引脚作为被测接地引脚，并将芯片除所选择的被测接地引脚之外的其他引脚与本文档来自技高网...

【技术保护点】
1.一种芯片接地引脚连通性测试方法，其特征在于，包括：向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。

【技术特征摘要】
1.一种芯片接地引脚连通性测试方法，其特征在于，包括：向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。2.如权利要求1所述的芯片接地引脚连通性测试方法，其特征在于，所述确定所述被测接地引脚是否连通性不良，包括：当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常；当所述被测接地引脚上的电压小于所述第二电压，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。3.如权利要求2所述的芯片接地引脚连通性测试方法，其特征在于，所述芯片内置有保护二极管，且所述保护二极管与所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。4.如权利要求1所述的芯片接地引脚连通性测试方法，其特征在于，所述向所述芯片的被测接地引脚输出驱动电流，包括：控制预设的驱动电路与所述被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。5.如权利要求4所述的芯片接地引脚连通性测试方法，其特征在于，所述驱动电路为恒流电流源。6.如权利要求1所述的芯片接地引脚连通性测试方法，其特征在于，在确定所述被测接地引脚连通性不良之后，还包括：输出报警信号，以指示所述被测接地引脚连通性不良。7.如权利要求6所述的芯片接地引脚连通性测试方法，其特征在于，所述输出报警信号，包括：输出包括所述被测接地引脚标识的报警信号。8.一种芯片接地引脚连通性测试装置，其特征在于，包括：控制单元，用于向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或...

【专利技术属性】
技术研发人员：周迁，周彦杰，陈光胜，赵启山，
申请(专利权)人：上海东软载波微电子有限公司，
类型：发明
国别省市：上海,31