用于根据数据电压电平缓冲数据的反比电压延迟缓冲器制造技术

本发明专利技术揭示用于根据数据电压电平缓冲数据(102)的反比电压延迟缓冲器(100)。在一个方面中，反比电压延迟缓冲器(100)经配置以缓冲数据信号(102)达与所述数据信号的电压电平成反比的时间量。所述反比电压延迟缓冲器包含反相电路(104)及通路电路(106)。所述反相电路经配置以生成控制信号(108)，所述控制信号为与所述数据信号相反的逻辑。明显地，所述控制信号以与所述数据信号的所述电压电平成比例的速率跃迁。所述通路电路(106)经配置以在所述数据信号及所述控制信号具有相同逻辑状态时生成所述数据信号之弱逻辑状态。所述通路电路经配置以在数据输入及所述控制信号具有相反逻辑状态时生成所述数据信号的强逻辑状态。

【技术实现步骤摘要】
【国外来华专利技术】用于根据数据电压电平缓冲数据的反比电压延迟缓冲器优先权申请案本申请案主张在2015年9月24日提出申请且标题为“用于根据数据电压电平缓冲数据的反比电压延迟缓冲器(INVERSELYPROPORTIONALVOLTAGE-DELAYBUFFERSFORBUFFERINGDATAACCORDINGTODATAVOLTAGELEVELS)”的序号为14/863,710的美国专利申请案的优先权，所述美国专利申请案的内容以全文引用的方式并入本文中。
本专利技术的技术大体来说涉及数据缓冲器，且特定来说涉及此些数据缓冲器的缓冲时间。
技术介绍
设计有数字逻辑的集成电路(IC)包含借以可发射数据的多个逻辑路径。每一逻辑路径具有对应延迟，使得在延迟之后在既定目的地处接收经由特定逻辑路径发射的数据。对应于特定逻辑路径的总延迟可包含至少两种类型延迟，电阻器-电容器(RC)延迟及栅极延迟。RC延迟归因于例如借以发射数据的导线的逻辑路径内的金属组件的电阻及电容性质。显著地，逻辑路径的RC延迟跨越所发射数据的多个电压电平保持恒定，这是因为逻辑路径的电阻及电容性质不随电压的变化而改变。另外，逻辑路径的栅极延迟基于逻辑路径内的逻辑门的数目，以及每一逻辑门的切换速度。因此，逻辑路径的栅极延迟可在逻辑门由于较低输入电压而更缓慢切换的情况下增加，且可在逻辑门由于较高输入电压更快速切换的情况下减少。显著地，IC内的每一逻辑路径可具有受逻辑路径的延迟影响的相关联时序目标。举例来说，逻辑路径的延迟可致使数据在时序上过早到达目的地，因此在IC中产生逻辑误差。逻辑路径的时序可经变更以有助于逻辑路径及IC实现相关联时序目标以便避免逻辑误差。变更逻辑路径的时序的一种方式为通过将缓冲器插入到逻辑路径中使得缓冲器提供额外延迟。举例来说，如果逻辑路径具有致使数据过早一定数目个时钟周期到达目的地的争用情况，那么可将一或多个缓冲器插入到逻辑路径中使得将数据在所要时间提供到目的地。尽管将缓冲器插入至逻辑路径中可允许逻辑路径在所提供数据具有特定电压时实现时序目标，但逻辑路径可能在以其它电压提供数据时未能实现时序目标。举例来说，较高电压下的逻辑路径的延迟可主要归因于RC延迟。上述情形由于较高电压致使逻辑路径内的逻辑门更快速切换而为真，因此减少与逻辑路径相关联的栅极延迟。替代地，较低电压下的逻辑路径的延迟可主要归因于栅极延迟。上述情形由于较低电压致使逻辑路径内的逻辑门更缓慢切换而为真，因此增加与逻辑路径相关联的栅极延迟。因此，由于逻辑路径的延迟可跨越较高及较低电压而变化，插入用以在一个电压下实现时序目标的缓冲器不能在另一电压下实现时序目标。因此，采用可用于跨越多个电压电平实现IC中的逻辑路径的时序目标的缓冲器将为有利的。
技术实现思路
详细描述中所揭示的方面包含用于根据数据电压电平缓冲数据的反比电压延迟缓冲器。在一个方面中，反比电压延迟缓冲器经配置以缓冲数据信号达与数据信号的电压电平成反比的时间量。举例来说，反比电压延迟缓冲器可保持较高电压数据信号达较短延迟，但保持较低电压数据信号达较大延迟。为提供与电压电平成反比的延迟，反比电压延迟缓冲器包含反相电路及通路电路。反相电路经配置以生成与数据信号逻辑相反的控制信号。明显地，控制信号以与数据信号的电压电平成比例的速率跃迁。所述通路电路经配置以在所述数据信号及所述控制信号具有相同逻辑状态时生成所述数据信号的弱逻辑状态。换句话说，通路电路经配置以在数据信号跃迁到另一逻辑状态时但在控制信号跃迁到数据信号的相反逻辑状态之前生成弱逻辑状态。显著地，基于较低电压数据信号的弱逻辑状态不能够触发逻辑路径的下一阶段。此外，通路电路经配置以在数据信号及控制信号具有相对逻辑状态时生成数据信号的强逻辑状态。换句话说，通路电路经配置以在反相电路具有时间生成为数据信号的相反逻辑状态的控制信号之后生成强逻辑状态。较低或较高电压数据信号的强逻辑状态能够触发逻辑路径中的下一阶段。由于控制信号跃迁速率与数据信号的电压电平成比例，因此数据信号根据此些电压电平经缓冲时间量。因此，反比电压延迟缓冲器可用于跨越多个电压电平实现IC中的逻辑路径的时序目标。就此来说，在一个方面中，揭示反比电压延迟缓冲器。反比电压延迟缓冲器包括经配置以生成具有数据输入信号的相反逻辑状态的控制信号的反相电路，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。反比电压延迟缓冲器进一步包括通路电路。通路电路包括第一通路装置。第一通路装置经配置以响应于数据输入信号及控制信号具有第一逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。第一通路装置经进一步配置以响应于控制信号具有第一逻辑状态且数据输入信号具有第二逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号，其中第二逻辑状态与第一逻辑状态相反。通路电路进一步包括第二通路装置。第二通路装置经配置以响应于数据输入信号及控制信号具有第二逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。第二通路装置经进一步配置以响应于控制信号具有第二逻辑状态且数据输入信号具有第一逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号。在另一方面中，揭示反比电压延迟缓冲器。反比电压延迟缓冲器包括用于生成具有数据输入信号的相反逻辑状态的控制信号的装置，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。反比电压延迟缓冲器进一步包括用于响应于数据输入信号及控制信号具有第一逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号的装置。反比电压延迟缓冲器进一步包括用于响应于控制信号具有第一逻辑状态且数据输入信号具有第二逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号的装置，其中第二逻辑状态与第一逻辑状态相反。反比电压延迟缓冲器进一步包括用于响应于数据输入信号及控制信号具有第二逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号的装置。反比电压延迟缓冲器进一步包括用于响应于控制信号具有第二逻辑状态且数据输入信号具有第一逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号的装置。在另一方面中，揭示用于缓冲数据输入信号达与数据输入信号的电压电平成反比的时间量。方法包括生成具有数据输入信号的相反逻辑状态的控制信号，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。方法进一步包括响应于数据输入信号及控制信号具有第一逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。方法进一步包括响应于控制信号具有第一逻辑状态且数据输入信号具有第二逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号，其中第二逻辑状态与第一逻辑状态相反。方法进一步包括响应于数据输入信号及控制信号具有第二逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。方法进一步包括响应于控制信号具有第二逻辑状态且数据输入信号具有第一逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号。在另一方面中，揭示反比电压延迟缓冲器。反比电压延迟缓冲器包括经配置以生成具有数据输入信号的相反逻辑状态的控制信号的反相器，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。反比电压延迟缓冲器进一步包括通路门。通路门包括p型金属氧化物半导体(PMOS)晶体管。PMOS晶体管包括经配本文档来自技高网...

【技术保护点】
一种反比电压延迟缓冲器，其包括：反相电路，其经配置以生成具有数据输入信号的相反逻辑状态的控制信号，其中所述控制信号的跃迁速率与所述数据输入信号的电压电平成比例；通路电路，其包括：第一通路装置，其经配置以：响应于所述数据输入信号及所述控制信号具有第一逻辑状态而生成具有所述数据输入信号的弱逻辑状态的数据输出信号；及响应于所述控制信号具有所述第一逻辑状态且所述数据输入信号具有第二逻辑状态而生成具有所述数据输入信号的强逻辑状态的所述数据输出信号，其中所述第二逻辑状态与所述第一逻辑状态相反；及第二通路装置，其经配置以：响应于所述数据输入信号及所述控制信号具有所述第二逻辑状态而生成具有所述数据输入信号的弱逻辑状态的所述数据输出信号；及响应于所述控制信号具有所述第二逻辑状态且所述数据输入信号具有所述第一逻辑状态而生成具有所述数据输入信号的强逻辑状态的所述数据输出信号。

【技术特征摘要】
【国外来华专利技术】2015.09.24 US 14/863,7101.一种反比电压延迟缓冲器，其包括：反相电路，其经配置以生成具有数据输入信号的相反逻辑状态的控制信号，其中所述控制信号的跃迁速率与所述数据输入信号的电压电平成比例；通路电路，其包括：第一通路装置，其经配置以：响应于所述数据输入信号及所述控制信号具有第一逻辑状态而生成具有所述数据输入信号的弱逻辑状态的数据输出信号；及响应于所述控制信号具有所述第一逻辑状态且所述数据输入信号具有第二逻辑状态而生成具有所述数据输入信号的强逻辑状态的所述数据输出信号，其中所述第二逻辑状态与所述第一逻辑状态相反；及第二通路装置，其经配置以：响应于所述数据输入信号及所述控制信号具有所述第二逻辑状态而生成具有所述数据输入信号的弱逻辑状态的所述数据输出信号；及响应于所述控制信号具有所述第二逻辑状态且所述数据输入信号具有所述第一逻辑状态而生成具有所述数据输入信号的强逻辑状态的所述数据输出信号。2.根据权利要求书1所述的反比电压延迟缓冲器，其中：所述第一通路装置包括p型金属氧化物半导体PMOS晶体管，其包括：栅极，其经配置以接收所述控制信号；源极，其经配置以接收所述数据输入信号；及漏极，其经配置以提供所述数据输出信号；且所述第二通路装置包括n型金属氧化物半导体NMOS晶体管，其包括：栅极，其经配置以接收所述控制信号；源极，其经配置以接收所述数据输入信号；及漏极，其经配置以提供所述数据输出信号。3.根据权利要求书1所述的反比电压延迟缓冲器，其中所述反相电路包括反相器。4.根据权利要求书1所述的反比电压延迟缓冲器，其中所述反相电路包括奇数数目个串联耦合反相器。5.根据权利要求书1所述的反比电压延迟缓冲器，其进一步包括：输入反相器，其电耦合到所述反相电路及所述通路电路，所述输入反相器经配置以生成所述数据输入信号且将所述数据输入信号提供到所述反相电路及所述通路电路；及输出反相器，其电耦合到所述通路电路且经配置以接收所述数据输出信号。6.根据权利要求书1所述的反比电压延迟缓冲器，其中从逻辑门接收所述数据输入信号。7.根据权利要求书1所述的反比电压延迟缓冲器，其中将所述数据输出信号提供到逻辑门。8.根据权利要求书1所述的反比电压延迟缓冲器，其经集成到集成电路IC中。9.根据权利要求书1所述的反比电压延迟缓冲器，其集成到选自由以下各项组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板；平板手机；计算机；便携式计算机；桌上型计算机；个人数字助理PDA；监视器；计算机监视器；电视；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光碟DVD播放器；便携式数字视频播放器；及汽车。10.一种反比电压延迟缓冲器，其包括：用于生成具有数据输入信号的相反逻辑状态的控制信号的装置，其中所述控制信号的跃迁速率与所述数据输入信号的电压电平成比例；用于响应于所述数据输入信号及所述控制信号具有第一逻辑状态而生成具有所述数据输入信号的弱逻辑状态的数据输出信号的装置；用于响应于所述控制信号具有所述第一逻辑状态且所述数据输入信号具有第二逻辑状态而生成具有所述数据输入信号的强逻辑状态的所述数据输出信号的装置，其中所述第二逻辑状态与所述第一逻辑状态相反；及用于响应于所述数据输入信号及所述...

【专利技术属性】
技术研发人员：乔舒亚·兰斯·帕克特，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US