蚀刻溶液、基板的表面处理方法及形成浅沟槽隔离的方法技术

本发明专利技术公开了一种蚀刻溶液、基板的表面处理方法以及形成浅沟槽隔离的方法。此蚀刻溶液是用以进行半导体基板的表面处理，此蚀刻溶液包括氧化剂以及氧化物移除剂。氧化剂是用以氧化半导体基板为半导体氧化物。氧化物移除剂用以移除上述的半导体氧化物。

【技术实现步骤摘要】

本专利技术涉及一种蚀刻溶液、半导体基板的表面处理方法以及形成浅沟槽 隔离的方法，且特别涉及一种应用于硅材料基板的蚀刻溶液、半导体基板的 表面处理方法以及形成浅沟槽隔离的方法。
技术介绍
随着集成电路中集成度的增加，在半导体元件之间防止漏电或短路的隔离工艺相对地扮演愈来愈重要的角色。传统上一般采用硅区域氧化法(Local Oxidation of Silicon, LOCOS )作为半导体元件之间的隔离技术，主要的步 骤包括垫氧化层及垫氮化层的形成、垫氧化层及垫氮化层的蚀刻，以及以热 氧化法生长二氧化硅材料的场氧化层。然而，在进行场氧化层的生长时，位 于垫氧化层及垫氮化层边缘的硅，亦受到热氧化环境中的氧分子及水气等影 响，生成二氧化硅，并且推挤垫氧化层及垫氮化层的边缘，使其向上翘起而 成鸟嘴(Bird's Beak )。此处所形成的鸟嘴减少了有源区域的长度，随着半导 体工艺的向下推进，鸟嘴的长度更加显著地影响有源区域的长度，进一步影 响了半导体元件的后续工艺。因此，近来发展出 一种浅沟槽隔离(Shallow Trench Isolation ， STI)技 术，通过在硅芯片上先蚀刻出沟槽后再填入二氧化硅等材料的方式，形成半 导体元件之间的隔离区域。浅沟槽隔离技术主要利用垫氧化层及垫氮化层作 为硅芯片沟槽蚀刻时的掩模层，并且于完成填沟及平坦化的步骤后，清除此 掩模层。然而，利用湿法蚀刻的方式移除上述掩模层时，蚀刻剂亦会侵蚀硅 芯片的硅材料或多晶硅材料，造成硅芯片表面性质的破坏，并且于移除掩模 层之后，残留氮化物于硅芯片上，造成硅芯片表面损坏以及成品率的下降。为了避免上述所谓库依效应(kooi effect)及其伴随的白色带状区间 (white ribbon)现象，业界发展出 一种利用牺牲氧化层(Sacrificial Oxide Layer)来接决硅芯片表面受损的方法。主要是于硅芯片的表面氧化出 一层 牺牲氧化层后，再将此牺牲氧化层移去。然而此种利用牺牲氧化层改善硅芯片表面品质的方式，具有增加工艺步骤以及拉长工艺时间等不利的条件。此 外，为了避免湿法蚀刻垫氮化层所造成的问题，业界更发展出一种不需使用 垫氮化层的浅沟槽隔离技术。然而此种不使用垫氮化层的方式，大大增加了 工艺的步骤以及复杂度，并且增加了生产成本。因此，如何能够在不增加工艺复杂度，并且符合成本考量的条件下，解 决上述硅芯片表面品质劣化的问题，实为目前亟待解决的问题之一。
技术实现思路
本专利技术涉及一种蚀刻溶液、半导体基板的表面处理方法以及形成浅沟槽 隔离的方法，其利用氧化物移除剂以及氧化剂来备制蚀刻溶液，并且使半导 体基板的表面直接接触蚀刻溶液以进行表面处理。其具有提高半导体基板的 表面品质、减緩库依效应、处理步骤简单以及节省成本等优点。根据本专利技术的一方面，提出一种蚀刻溶液，用以进行半导体基板的表面 处理。此蚀刻溶液包括氧化剂以及氧化物移除剂。氧化剂是用来将半导体基 板氧化为半导体氧化物，而氧化物移除剂则用来移除上述的半导体氧化物。根据本专利技术的另一方面，提出一种半导体基板的表面处理方法。首先， 提供半导体基板。接着，使上述半导体基板接触蚀刻溶液。此蚀刻溶液包括 氧化剂以及氧化物移除剂。根据本专利技术的再一方面，提出一种形成浅沟槽隔离的方法。首先，提供 半导体基板，此半导体基板具有沟槽。接着，形成村垫层于沟槽的表面。再 来，充填介电材料于沟槽中。然后，使半导体基板接触蚀刻溶液，以进行半 导体基板的表面处理。此蚀刻溶液包括氧化剂以及氧化物移除剂。为让本专利技术的上述内容能更明显易懂，下文特举较佳的实施例，并配合 附图，作详细说明如下。附图说明图1绘示依照本专利技术优选实施例的形成浅沟槽隔离的方法流程图2A绘示依照本专利技术优选实施例的基板、緩冲层及掩模层的示意图2B绘示沟槽形成于图2A的基板的示意图2C绘示衬垫层形成于图2B的沟槽表面的示意图2D绘示介电材料沉积于图2C的沟槽及掩模层上的示意图；图2E绘示图2D的介电材料及掩模层平坦化后的示意图2F绘示图2E的掩^f莫层及緩冲层移除后的示意图2G绘示图2F的基板经过表面处理后的示意图3A绘示应用本专利技术优选实施例的形成浅沟槽隔离的方法前后PMOS 阈值电压值的分布图；以及图3B绘示应用本专利技术优选实施例的形成浅沟槽隔离的方法前后NMOS 阈值电压值的分布图。附图标记说明 10:半导体基板 11:沟槽 20:緩冲层 40:介电材料 Al:第一电压范围 A3:第三电压范围 D:厚度10a:半导体基板的表面12:衬垫层30:掩模层50:氮化物A2:第二电压范围A4:第四电压范围Pl、 P2、 P3、 P4:平均值具体实施例方式以下提出一实施例作为本专利技术的详细说明。然而，本专利技术的技术不限制 于此，且此实施例并不会限缩本专利技术欲保护的范围。再者，实施例中的图示 亦省略不必要的元件，以清楚显示本专利技术的技术特点。请同时参照图1,其绘示依照本专利技术优选实施例的形成浅沟槽隔离的方 法流程图。本实施例的形成浅沟槽隔离的方法主要包括以下步骤。首先，提 供具有沟槽(trench)的半导体基板。接着，形成村垫层(liner layer)于沟 槽的表面。其次，充填介电材料于沟槽中。然后，使半导体基板接触蚀刻溶 液，以进行半导体基板的表面处理，以改善半导体基板的表面品质，并且避 免库依效应发生。以下以在硅基板上形成浅沟槽隔离为例做说明。然而，任何于本专利技术所 属
的技术人员可了解，依照本专利技术优选实施例的形成浅沟槽隔离的 方法亦可应用于其他的半导体装置中，用以改善表面品质，进一步提升了半 导体装置的效能。请同时参照图2A 2G,图2A绘示依照本专利技术优选实施例的基板、緩冲层及掩模层的示意图；图2B绘示沟槽形成于图2A的基板的示意图；图 2C绘示衬垫层形成于图2B的沟槽表面的示意图；图2D绘示介电材料沉积 于图2C的沟槽及掩模层上的示意图；图2E绘示图2D的介电材料及掩模层 平坦化后的示意图；图2F绘示图2E的掩^f莫层及緩冲层移除后的示意图；图 2G绘示图2F的基板经过表面处理后的示意图。首先如图1的步骤101所示，提供具有沟槽的半导体基板。如图2A所 示，本实施例中半导体基板IO的表面10a依序设置有緩沖层(buffer layer ) 20及掩模层(mask layer) 30,且緩沖层20及掩模层30具有相同的图案 (pattern )。掩模层30例如是氮化物层，緩冲层20例如是氧化物层，此緩沖 层20是用来援冲掩模层30附着于半导体基板10上的应力。其次，蚀刻半 导体基板IO无对应图案处，以形成沟槽ll，如图2B所示。接着，如步骤102及图2C所示，形成衬垫层(liner layer) 12于沟槽11 的表面。本实施例中，此衬垫层12利用高温氧化法形成，于大约900。C至 1000。C的高温环境下，对于沟槽11的表面进行氧化。本实施例的形成浅沟槽隔离的方法，接下来进行步骤103，充填介电材 料于沟槽ll中。首先进行介电材料40的沉积，介电材料40完全充满沟槽 11。于本实施例中，介电材料40例如是二氧化硅(Si02),且较佳地是利用 化学气相沉积(Chemical Vapor Deposition, CVD )的方式沉积于沟槽11及 掩模本文档来自技高网...

【技术保护点】
一种蚀刻溶液，用以进行半导体基板的表面处理，该蚀刻溶液包括：氧化剂，用以氧化该半导体基板为半导体氧化物；以及氧化物移除剂，用以移除该半导体氧化物。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴家伟，谢荣裕，杨令武，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]